JPH04178016A - Signal level conversion circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ＥＣＬ （エミッタ・カップルド・デバイス）回路の信
号レベルをＧａＡｓ （ガリウム・ヒ素）半導体集積回
路の信号レベルに変換する信号レベル変換回路に関し、
回路を構成するトランジスタ数が減少し、かつ遅延時間
か小さくて済むことを目的とし、エミッタ・カップルド
・デバイス回路の出力する第１の信号レベルをガリウム
・ヒ素半導体集積回路に入力する第２の信号レベルに変
換する信号レベル変換回路において、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されて反転する第１のインバータと、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で電源電圧が該ガリウム
・ヒ素半導体集積回路の電源電圧と同一とされており、
該第１のインバータの出力信号を反転して第２の信号レ
ベルとし該ガリウム・ヒ素半導体集積回路に供給する第
２のインバータとを有し、また、低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されるソースフォロア回路と、ダイレクト・カップルド
・ＦＥＴ・ロジック構成て入力段の低電圧側の電源電圧
か該ソースフォロア回路の低電圧側の電源電圧と同一と
された第３のインバータとを有し構成する。[Detailed Description of the Invention] [Summary] Regarding a signal level conversion circuit that converts a signal level of an ECL (emitter coupled device) circuit to a signal level of a GaAs (gallium arsenide) semiconductor integrated circuit, transistors constituting the circuit. Converting a first signal level output from an emitter-coupled device circuit to a second signal level input to a gallium arsenide semiconductor integrated circuit, with the aim of reducing the number and delay time. In the signal level conversion circuit, the power supply voltage on the low voltage side is set lower than the power supply voltage on the low voltage side of the gallium arsenide semiconductor integrated circuit with a direct coupled FET logic configuration, and the first signal level is lower than that of the gallium arsenide semiconductor integrated circuit. A first inverter that inverts when supplied with a signal, and a direct coupled FET logic configuration whose power supply voltage is the same as the power supply voltage of the gallium arsenide semiconductor integrated circuit,
a second inverter inverts the output signal of the first inverter to a second signal level and supplies the signal to the gallium arsenide semiconductor integrated circuit; The source follower circuit, which is lower than the power supply voltage on the low voltage side of the semiconductor integrated circuit and is supplied with the signal at the first signal level, and the direct coupled FET logic structure are used to supply the low voltage side of the input stage. and a third inverter whose power supply voltage is the same as the power supply voltage on the low voltage side of the source follower circuit.
本発明は信号レベル変換回路に関し、ＥＣＬ（エミッタ
・カップルド・デバイス）回路の信号レベルをＧａＡｓ
（ガリウム・ヒ素）半導体集積回路装置の信号レベル
に変換する信号レベル変換回路に関する。The present invention relates to a signal level conversion circuit, which converts the signal level of an ECL (emitter coupled device) circuit into a GaAs
(Gallium arsenide) This invention relates to a signal level conversion circuit that converts the signal level of a semiconductor integrated circuit device.
近年、ＧａＡｓ半導体集積回路かその高速性から多用さ
れるようになり、高速性を要求される演算部をＧａＡｓ
半導体集積回路で構成し、高集積度を要求されるメモリ
部をシリコン半導体集積回路のＥＣＬ回路で構成するこ
とが従来より行なわれている。この場合ＥＣＬ回路の信
号レベルはＨレベルが略−０，９Ｖ、Ｌレベルが略−１
，７Ｖ、閾値レベルが略−１，３Ｖであり、ＧａＡｓ半
導体集積回路の信号レベルはＨレベルが略−０，８Ｖ、
Ｌレベルが略−１，５Ｖ、閾値レベルが略−１，１５Ｖ
であるため、両回路の間に信号レベル変換回路を設ける
必要がある。In recent years, GaAs semiconductor integrated circuits have come into widespread use due to their high speed, and GaAs semiconductor integrated circuits have been used for arithmetic units that require high speed.
It has been conventional practice to construct a memory section that is constructed from a semiconductor integrated circuit and requires a high degree of integration using an ECL circuit of a silicon semiconductor integrated circuit. In this case, the signal level of the ECL circuit is approximately -0.9V at H level and approximately -1V at L level.
, 7V, the threshold level is approximately -1.3V, and the H level of the signal level of the GaAs semiconductor integrated circuit is approximately -0.8V,
L level is approximately -1.5V, threshold level is approximately -1.15V
Therefore, it is necessary to provide a signal level conversion circuit between both circuits.
ＧａＡｓ半導体集積回路に設けられた従来回路は第３図
（Ａ）に示す如く差動回路１１．１２及びバッファ回路
１３．１４で構成されている。第３図（Ｂ）に示す差動
回路１１は端子ｌＯより入来するＥＣＬ回路の出力信号
を端子１６に供給される基準レベルＶＲＥＦと比較して
端子１７ａ。A conventional circuit provided in a GaAs semiconductor integrated circuit is composed of differential circuits 11, 12 and buffer circuits 13, 14, as shown in FIG. 3(A). The differential circuit 11 shown in FIG. 3(B) compares the output signal of the ECL circuit input from the terminal IO with the reference level VREF supplied to the terminal 16 and outputs the signal to the terminal 17a.
１７ｂより差動出力する。第３図（Ｃ）に示す差動回路
１２は端子１７ａ、１７ｂよりの差動入力を比較して端
子１８ａ、１８ｂより差動出力する。Differential output is provided from 17b. The differential circuit 12 shown in FIG. 3(C) compares differential inputs from terminals 17a and 17b and outputs differentially from terminals 18a and 18b.
バッファ回路１３．１４は第３図（Ｄ）に示す如くソー
スフォロア構成であり、端子１８ａ（又は１８ｂ）より
入来する信号をレベルシフトし、かつインピーダンス変
換を行なって端子２０（又は２１）より出力する。The buffer circuits 13 and 14 have a source follower configuration as shown in FIG. 3(D), and level shift the signal coming from the terminal 18a (or 18b), perform impedance conversion, and send the signal from the terminal 20 (or 21). Output.
従来の信号レベル変換回路は、第３図（Ａ）〜（Ｄ）に
示す如く回路を構成するトランジスタ素子数が多いため
、チップサイズが増大し、また遅延時間か大きいという
問題かあった。Since the conventional signal level conversion circuit has a large number of transistor elements constituting the circuit as shown in FIGS. 3A to 3D, there are problems in that the chip size increases and the delay time becomes large.
本発明は上記の点に鑑みなされたもので、回路を構成す
るトランジスタ数が減少し、かつ遅延時間が小さくて済
む信号レベル変換回路を提供することを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide a signal level conversion circuit in which the number of transistors constituting the circuit is reduced and the delay time is short.
本発明の信号レベル変換回路は、
エミッタ・カップルド・デバイス回路の出力する第１の
信号レベルをガリウム・ヒ素半導体装置回路に入力する
第２の信号レベルに変換する信号レベル変換回路におい
て、
ダイレクト・カップルド・ＦＥＴ・ロジック構成で低電
圧側の電源電圧がガリウム・ヒ素半導体集積回路の低電
圧側の電源電圧より低くされており、第１の信号レベル
の信号を供給されて反転する第１のインバータと、
ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、第１のインバータの出力信号を反転し
て第２の信号レベルとしガリウム・ヒ素半導体集積回路
に供給する第２のインバータとを有する。The signal level conversion circuit of the present invention is a signal level conversion circuit that converts a first signal level output from an emitter-coupled device circuit to a second signal level input to a gallium arsenide semiconductor device circuit. In the coupled FET logic configuration, the power supply voltage on the low voltage side is lower than the power supply voltage on the low voltage side of the gallium arsenide semiconductor integrated circuit. The power supply voltage is set to be the same as the power supply voltage of the gallium arsenide semiconductor integrated circuit with an inverter and a direct coupled FET logic configuration, and the output signal of the first inverter is inverted and set to the second signal level. and a second inverter that supplies power to the gallium arsenide semiconductor integrated circuit.
また、低電圧側の電源電圧かガリウム・ヒ素半導体集積
回路の低電圧側の電源電圧より低くされており、第１の
信号レベルの信号を供給されるソースフォロア回路と、
ダイレクト・カップルド・ＦＥＴ・ロジック構成で入力
段の低電圧側の電源電圧かソースフォロア回路の低電圧
側の電源電圧と同一とされた第３のインバータとを有す
る。In addition, the power supply voltage on the low voltage side is lower than the power supply voltage on the low voltage side of the gallium arsenide semiconductor integrated circuit, and the source follower circuit is supplied with a signal of the first signal level, and the direct coupled FET. - It has a third inverter which has a logic configuration and whose power supply voltage on the low voltage side of the input stage is the same as the power supply voltage on the low voltage side of the source follower circuit.
本発明においては、ダイレクト・カップルド・ＦＥＴ・
ロジック構成の第１．第２のインバータ又はソースフォ
ロア回路と第３．第２のインバータで信号レベルを順次
シフトしてＧａＡｓ半導体集積回路の信号レベルとする
ため、回路を構成するトランジスタ数が減少し、遅延時
間が小さくなる。In the present invention, direct coupled FET
Logic configuration first. a second inverter or source follower circuit; and a third. Since the signal level is sequentially shifted by the second inverter to reach the signal level of the GaAs semiconductor integrated circuit, the number of transistors forming the circuit is reduced and the delay time is reduced.
第１図は本発明回路の第１実施例の回路図を示す。この
回路はＧａＡｓ半導体集積回路内に設けられる。FIG. 1 shows a circuit diagram of a first embodiment of the circuit of the present invention. This circuit is provided within a GaAs semiconductor integrated circuit.
同図中、端子３０にはＥＣＬ回路のドライバ３１の出力
するＨレベルが一〇、９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルが−１，３３Ｖの信号が入来する。端子３０
はエンハンスメント型ＦＥＴ（を界効果トランジスタ）
Ｑｌのゲートに接続され、ＦＥＴＱ、のドレインはデイ
プリージョン型ＦＥＴＱ２のゲート及びソースと、エン
ハンスメント型ＦＥＴＱ、のゲートに接続されており、
ＦＥＴＱ３のソースはデイプリージョン型ＦＥＴＱ、の
ドレインと接続されている。Ｆ Ｅ、Ｔ Ｑ ｌのソー
スとＦＥＴＱ、のソース及びゲートには電圧−１，７Ｖ
が印加され、ＦＥＴＱＳ 、Ｑ２夫々のドレインには０
ｖ（ＧＮＤ）が印加されている。このＦＥＴＱ１〜Ｑ４
はＧａＡｓ半導体集積回路のＤＣＦＬ（ダイレクト・カ
ップルド・ＦＥＴ・ロジック）回路と同一のインバータ
３２を構成している。In the same figure, the H level output from the driver 31 of the ECL circuit is 10,9V, and the L level is -1,75V at the terminal 30.
A signal with a threshold level of -1.33V comes in. terminal 30
is an enhancement type FET (a field effect transistor)
The drain of FETQ is connected to the gate and source of depletion type FETQ2 and the gate of enhancement type FETQ,
The source of FETQ3 is connected to the drain of depletion type FETQ. A voltage of -1.7V is applied to the source of F E, T Q l and the source and gate of FETQ.
is applied, and 0 is applied to the drains of FETQS and Q2.
v (GND) is applied. This FETQ1~Q4
constitutes the same inverter 32 as a DCFL (direct coupled FET logic) circuit of a GaAs semiconductor integrated circuit.
インバータ３２の出力信号はＦ Ｅ Ｔ Ｑ ２のソー
スからＤＦＣＬ回路のインバータ３３を構成するハンス
メント型ＦＥＴＱ、のゲートに接続され、Ｆ Ｅ Ｔ
Ｑ ｓのドレインはデイプリージョン型ＦＥＴＱ、のゲ
ート及びソースと、エンハンスメント型ＦＥＴＱ、のゲ
ートに接続されており、ＦＥＴＱ７のソースはデイプリ
ージョン型ＦＥＴＱ、のドレインと接続されている。Ｆ
ＥＴＱＳのソースとＦＥＴＱ、のソース及びゲートには
電圧−１，５■が印加され、ＦＥＴＱＳ 、Ｑｖ夫々の
ドレインにはＯｖ （ＧＮＤ）が印加されている。イン
バータ３３のＦ Ｅ Ｔ Ｑ ？のソースは端子３４を
介して後続のＧａＡｓ半導体集積回路に接続されている
。The output signal of the inverter 32 is connected from the source of the FETQ2 to the gate of the enhancement type FETQ that constitutes the inverter 33 of the DFCL circuit, and
The drain of Qs is connected to the gate and source of depletion type FETQ and the gate of enhancement type FETQ, and the source of FETQ7 is connected to the drain of depletion type FETQ. F
A voltage of -1.5 is applied to the source of ETQS and the source and gate of FETQ, and Ov (GND) is applied to the drain of each of FETQS and Qv. FETQ of inverter 33? The source of is connected to the subsequent GaAs semiconductor integrated circuit via a terminal 34.
ここでインバータ３２の低電圧側の電源は電圧−１，７
Ｖとされているため、インバータ３２の出力信号はＨレ
ベルが一〇、７Ｖ、Ｌレベルが−１，７Ｖ、閾値レベル
が−１，ＩＶにシフトされる。またインバータ３２の出
力信号を供給されるインバータ３３の低電圧側の電源は
ＧａＡｓ半導体集積回路と同一の電圧−１，５Ｖとされ
ており、端子３４より出力される信号はＨレベルが−０
，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベルが−１，０
５Ｖとなり、ＧａＡｓ半導体集積回路の信号レベルと同
一である。Here, the power supply on the low voltage side of the inverter 32 has a voltage of −1,7
V, the output signal of the inverter 32 has an H level of 10.7V, an L level of -1.7V, and a threshold level of -1.IV. Further, the low voltage side power supply of the inverter 33 to which the output signal of the inverter 32 is supplied is set to the same voltage as the GaAs semiconductor integrated circuit, -1.5V, and the signal output from the terminal 34 has an H level of -0.
,7V, L level is -1,5V, threshold level is -1,0
The voltage is 5V, which is the same as the signal level of a GaAs semiconductor integrated circuit.
第２図は本発明回路の第２実施例の回路図を示す。この
回路はＧａＡｓ半導体集積回路内に設けられる。FIG. 2 shows a circuit diagram of a second embodiment of the circuit of the invention. This circuit is provided within a GaAs semiconductor integrated circuit.
同図中、端子４０にはＥＣＬ回路のドライバ４１の出力
するＨレベルが−０，９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルか−１，３３Ｖの信号か入来する。端子４０
はエンハンスメント型ＦＥＴＱ、のゲートに接続され、
ＦＥＴＱ、のソースはデイプリージョン型ＦＥＴＱ、。In the figure, the H level output from the driver 41 of the ECL circuit is -0.9V, the L level is -1.75V, and
A signal of threshold level or -1.33V is input. terminal 40
is connected to the gate of enhancement type FETQ,
The source of FETQ is a dip region FETQ.
のドレインに接続されている。ＦＥＴＱ、のドレインに
は０ｖ（ＧＮＤ）が印加され、ＦＥＴＱ、、のゲート及
びソースには−２，ＯＶが印加されティる。ＦＥＴＱ、
、Ｑ、、はソースフォロア回路４１を構成している。connected to the drain of 0V (GND) is applied to the drain of FETQ, and -2,OV is applied to the gate and source of FETQ. FETQ,
, Q, constitute a source follower circuit 41.
ソースフォロア回路４１の出力信号はＦＥＴＱ、のソー
スからトランジスタサイズが他の全てのＰＥＴに対して
２倍とされたエンハンスメント型ＦＥＴＱ、、のゲート
に接続され、ＦＥＴＱ、、のドレインはデイプリージョ
ン型ＦＥＴＱ、、のゲート及びソースと、エンハンスメ
ント型ＦＥＴＱ、２のゲートに接続されており、ＦＥＴ
Ｑ、、のソースはデイプリージョン型ＦＥＴＱ、、のト
レインと接続されている。ＦＥＴＱ、、のソースには電
圧−２、ＯＶが印加され、ＦＥＴＱ、、のソース及びゲ
ートニハ電圧−１，５Ｖか印加され、ＦＥＴＱ、、。The output signal of the source follower circuit 41 is connected from the source of FETQ to the gate of enhancement type FETQ, whose transistor size is twice that of all other PETs, and the drain of FETQ is of depletion type. It is connected to the gate and source of FETQ, , and the gate of enhancement type FETQ,2, and the FET
The source of Q, , is connected to the train of depletion FETs Q, , . A voltage of -2.OV is applied to the source of FETQ, , and a voltage of -1.5V is applied to the source and gate of FETQ, .
Ｑ ｌ夫々のドレインにはＯｖ （ＧＮＤ）が印加され
ている。このＦＥＴＱ、、 〜Ｑ、、はＧａ−Ａｓ半導
体集積回路のＤＣＦＬ回路と同一のインバータ４３を構
成している。Ov (GND) is applied to the drain of each Ql. These FETQ, .
インバータ４３の出力信号はＦＥＴＱ、、のソースから
ＤＣＦＬ回路のインバータ４４を構成するハンスメント
型ＦＥＴＱｌｓのゲートに接続され、ＦＥＴＱｌｇのド
レインはデイプリージョン型ＦＥＴＱ、、のゲート及び
ソースと、エンハンスメント型ＦＥＴＱ、７のゲートに
接続されており、ＦＥＴＱ １７のソースはデイプリー
ジョン型ＦＥＴＱ、、のトレインと接続されている。Ｆ
ＥＴＱＩａのソースとＦＥＴＱ、、のソース及びゲート
には電圧−１，５Ｖか印加され、ＦＥＴＱｌ−、Ｑｌを
夫々のドレインには０ｖ（ＧＮＤ）か印加されている。The output signal of the inverter 43 is connected from the source of the FETQ, , to the gate of the enhancement type FETQls constituting the inverter 44 of the DCFL circuit, and the drain of the FETQlg is connected to the gate and source of the depletion type FETQ, and the enhancement type FETQ. , 7, and the source of FETQ 17 is connected to the train of depletion type FETQ, . F
A voltage of -1.5V is applied to the source of ETQIa and the sources and gates of FETQ, and 0V (GND) is applied to the drains of FETQ1-, Q1.
インバータ４４のＦＥＴＱ、？のソースは端子４５を介
して後続のＧａＡｓ半導体集積回路に接続されている。FETQ of inverter 44,? The source of is connected to the subsequent GaAs semiconductor integrated circuit via a terminal 45.
ここで、ソースフォロア回路４２の低電圧側の電源は−
２，ＯＶとされ、またインバータ４３のＦＥＴＱ、、の
印加電圧は−２，ＯＶ、ＦＥＴＱ、ｆｆの印加電圧は−
１，５Ｖとされているために、インバータ４３の出力信
号はＨレベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾
値レベルが−１，０５Ｖにシフトされる。またインバー
タ４３の出力信号を供給されるインバータ４４の低電圧
側の電源はＧａＡｓ半導体集積回路と同一の電圧−１，
５Ｖとされており、端子３４より出力される信号はＨレ
ベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベル
が−１，０５Ｖとなり、ＧａＡｓ半導体集積回路の信号
レベルと同一である。Here, the low voltage side power supply of the source follower circuit 42 is -
2, OV, and the voltage applied to FETQ, , of the inverter 43 is -2,OV, and the voltage applied to FETQ, ff is -
1.5V, the output signal of the inverter 43 has an H level of -0.7V, an L level of -1.5V, and a threshold level of -1.05V. In addition, the low voltage side power supply of the inverter 44, which is supplied with the output signal of the inverter 43, has the same voltage of −1 as that of the GaAs semiconductor integrated circuit.
5V, and the signal output from the terminal 34 has an H level of -0.7V, an L level of -1.5V, and a threshold level of -1.05V, which is the same as the signal level of a GaAs semiconductor integrated circuit. .
このようにＤＣＦＬ構成の第１．第２のインバータ３２
．３３又はソースフォロア回路４２と第３．第２のイン
バータ４３．４４で信号レベルを順次シフトしてＧａＡ
ｓ半導体集積回路の信号レベルとするため、回路を構成
するトランジスタ数が減少し、遅延時間が小さくなる。In this way, the first . Second inverter 32
．． 33 or source follower circuit 42 and the third. The second inverters 43 and 44 sequentially shift the signal level to convert the GaA
Since the signal level is the same as that of an S semiconductor integrated circuit, the number of transistors configuring the circuit is reduced, and the delay time is shortened.
上述の如く、本発明の信号レベル変換回路によれば、回
路を構成するトランジスタ数が減少し、かつ遅延時間か
小さくて済み、実用上きわめて有用である。As described above, according to the signal level conversion circuit of the present invention, the number of transistors configuring the circuit can be reduced and the delay time can be reduced, making it extremely useful in practice.
第１図、第２図夫々は本発明回路の各実施例の回路図、
第３図は従来回路の回路構成図である。
図において、
３２．３３．４３．４４はインバータ、４２はソースフ
ォロア回路、
Ｑ、〜Ｑ ＋ｓはＦＥＴ
を示す。
特許呂願大 富 士 通 株式会社1 and 2 are circuit diagrams of each embodiment of the circuit of the present invention, and FIG. 3 is a circuit diagram of a conventional circuit. In the figure, 32, 33, 43, and 44 are inverters, 42 is a source follower circuit, and Q, ~Q +s are FETs. Patent Rogandai Fujitsu Co., Ltd.
Claims (2)
第１の信号レベルをガリウム・ヒ素半導体集積回路に入
力する第２の信号レベルに変換する信号レベル変換回路
において、ダイレクト・カップルド・ＦＥＴ・ロジック
構成で低電圧側の電源電圧が該ガリウム・ヒ素半導体集
積回路の低電圧側の電源電圧より低くされており、該第
１の信号レベルの信号を供給されて反転する第１のイン
バータ（３２）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、該第１のインバータの出力信号を反転
して第２の信号レベルとし該ガリウム・ヒ素半導体集積
回路に供給する第２のインバータ（３３）とを有するこ
とを特徴とする信号レベル変換回路。(1) In a signal level conversion circuit that converts a first signal level output from an emitter-coupled device circuit to a second signal level input to a gallium arsenide semiconductor integrated circuit, a direct coupled FET logic a first inverter (32) configured such that a power supply voltage on a low voltage side is lower than a power supply voltage on a low voltage side of the gallium arsenide semiconductor integrated circuit, and is inverted when supplied with a signal of the first signal level; The power supply voltage is the same as the power supply voltage of the gallium arsenide semiconductor integrated circuit in a direct coupled FET logic configuration, and the output signal of the first inverter is inverted to obtain a second signal level. A signal level conversion circuit comprising a second inverter (33) for supplying power to the gallium arsenide semiconductor integrated circuit.
第１の信号レベルをガリウム・ヒ素半導体集積回路に入
力する第２の信号レベルに変換する信号レベル変換回路
において、低電圧側の電源電圧が該ガリウム・ヒ素半導
体集積回路の低電圧側の電源電圧より低くされており、
該第１の信号レベルの信号を供給されるソースフォロア
回路（４２）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で入力
段の低電圧側の電源電圧が該ソースフォロア回路の低電
圧側の電源電圧と同一とされた第３のインバータ（４３
）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、該第１のインバータの出力信号を反転
して該ガリウム・ヒ素半導体集積回路に供給する第２の
インバータ（４４）とを有することを特徴とする信号レ
ベル変換回路。(2) In the signal level conversion circuit that converts the first signal level output from the emitter-coupled device circuit to the second signal level input to the gallium arsenide semiconductor integrated circuit, the power supply voltage on the low voltage side is It is lower than the power supply voltage on the low voltage side of gallium arsenide semiconductor integrated circuits,
A source follower circuit (42) supplied with the signal of the first signal level, and a direct coupled FET logic configuration in which the low voltage side power supply voltage of the input stage is the low voltage side power supply of the source follower circuit. A third inverter (43
), the power supply voltage is the same as the power supply voltage of the gallium arsenide semiconductor integrated circuit in a direct coupled FET logic configuration, and the output signal of the first inverter is inverted to connect the gallium arsenide semiconductor integrated circuit. 1. A signal level conversion circuit comprising: a second inverter (44) for supplying to an integrated circuit.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306652A Pending JPH04178016A (en) | 1990-11-13 | 1990-11-13 | Signal level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178016A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060102A1 (en) * | 2003-12-18 | 2005-06-30 | Nikon Corporation | Level shift circuit, actuator apparatus using the same, and optical switch system |
-
1990
- 1990-11-13 JP JP2306652A patent/JPH04178016A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060102A1 (en) * | 2003-12-18 | 2005-06-30 | Nikon Corporation | Level shift circuit, actuator apparatus using the same, and optical switch system |
| US7427877B2 (en) | 2003-12-18 | 2008-09-23 | Nikon Corporation | Level shift circuit, and actuator apparatus and optical switch system using same |
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