JPH04177758A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04177758A JPH04177758A JP2304697A JP30469790A JPH04177758A JP H04177758 A JPH04177758 A JP H04177758A JP 2304697 A JP2304697 A JP 2304697A JP 30469790 A JP30469790 A JP 30469790A JP H04177758 A JPH04177758 A JP H04177758A
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Classifications
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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-
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概 要]
高集積DRAMセルを含む半導体装置の製造方法に関し
、 コンタクトホール等のような独立した要素を精度良く形
成して装置の歩留りを向上することを目的とし、 半導体装ア形成領域の所定の領域を複数に区画し、その
上に塗布されたツメ・トレジストを各区画毎にコンタク
トホール形成用露光マスクを用いて露光した後に、該フ
ォトレジスト タクI・ホール形成用の窓を開口する工程と、前記窓か
ら露出する前記絶縁膜をエンチングしてコンタクトホー
ルを形成する工程と、前記コンタクトホール形成用露光
マスク以外の露光用マスクを用いて、半導体装置形成領
域単位で別のフォトレジストを露光する工程とを含み構
成する。
、 コンタクトホール等のような独立した要素を精度良く形
成して装置の歩留りを向上することを目的とし、 半導体装ア形成領域の所定の領域を複数に区画し、その
上に塗布されたツメ・トレジストを各区画毎にコンタク
トホール形成用露光マスクを用いて露光した後に、該フ
ォトレジスト タクI・ホール形成用の窓を開口する工程と、前記窓か
ら露出する前記絶縁膜をエンチングしてコンタクトホー
ルを形成する工程と、前記コンタクトホール形成用露光
マスク以外の露光用マスクを用いて、半導体装置形成領
域単位で別のフォトレジストを露光する工程とを含み構
成する。
本発明は、半導体装置の製造方法に関し、より詳しくは
、高集積DRAMセルを含む半導体装置の製造方法に関
する。
、高集積DRAMセルを含む半導体装置の製造方法に関
する。
スタックド型キャパシタを備えたDRAMセルは、例え
ば第7図Qこ示ずようなものがあり、その構造は次のよ
うになっている。なお、第7図(b)は同図(a)のX
−X線断面Mを示している。
ば第7図Qこ示ずようなものがあり、その構造は次のよ
うになっている。なお、第7図(b)は同図(a)のX
−X線断面Mを示している。
即ち、DRAMセルCは、転送トランジスタTrと、そ
の上にla S)膜70を介して形成される断面樹枝状
のキャパシタQを有している。また転送トランジスタT
rば、半導体基板71の表面で選択酸化膜72に囲まれ
た矩形状の活性領域73に形成されており、そのうち一
方の拡1141層74にはコンタク1−ホール75を通
しでキャパシタQの蓄積電極7Gが接続され、また、他
方の拡散層77には別のコンタクトホール7Bを通して
ビット線B Lが接続さている。
の上にla S)膜70を介して形成される断面樹枝状
のキャパシタQを有している。また転送トランジスタT
rば、半導体基板71の表面で選択酸化膜72に囲まれ
た矩形状の活性領域73に形成されており、そのうち一
方の拡1141層74にはコンタク1−ホール75を通
しでキャパシタQの蓄積電極7Gが接続され、また、他
方の拡散層77には別のコンタクトホール7Bを通して
ビット線B Lが接続さている。
このような装置においては、微細化が進むにともない、
キャパシタQを高く形成して蓄積容量を大きくすること
が行われる。
キャパシタQを高く形成して蓄積容量を大きくすること
が行われる。
しかし、蓄積電極76とビン(・線コンタクトポール7
8の段差が露光焦点深度以上になると、キャパシタQの
上方にビット線B Lを形成する際に使用されるフォト
レジストの露光が充分に行われないことになり、ビット
線B Lのパターンに不良が発生する原因となる。しか
も、ビット線B Lとそのコンタクトホール78によっ
てキャパシタQの配置が制約されることになり、容量を
大きくできないことになる。
8の段差が露光焦点深度以上になると、キャパシタQの
上方にビット線B Lを形成する際に使用されるフォト
レジストの露光が充分に行われないことになり、ビット
線B Lのパターンに不良が発生する原因となる。しか
も、ビット線B Lとそのコンタクトホール78によっ
てキャパシタQの配置が制約されることになり、容量を
大きくできないことになる。
このため、第8Mに示すように、ビット線B Lを形成
した後に、キャパシタQを形成するようにした装置を木
用願人が桿案している。この装置は、転送トランジスタ
Trを覆う層間絶縁膜70の上にビット線BI−を形成
するとともに、キャパシタQのコンタクトホール75を
迂回する領域にそのピッl−線B Lを配置するような
構造となっている。
した後に、キャパシタQを形成するようにした装置を木
用願人が桿案している。この装置は、転送トランジスタ
Trを覆う層間絶縁膜70の上にビット線BI−を形成
するとともに、キャパシタQのコンタクトホール75を
迂回する領域にそのピッl−線B Lを配置するような
構造となっている。
しかし、このような位置にヒ,1・線B Lを設けると
、ビット線Bl、に張出し部分79を形成してコンタク
トホール78との接続を図る必要が生じるため、その張
出し部分79によりヒツト線BI、相互の凹陥が狭くな
ってパターンルールが厳しくなり、短絡が発生し易くな
るといった問題がある。
、ビット線Bl、に張出し部分79を形成してコンタク
トホール78との接続を図る必要が生じるため、その張
出し部分79によりヒツト線BI、相互の凹陥が狭くな
ってパターンルールが厳しくなり、短絡が発生し易くな
るといった問題がある。
これを解決するため、第9図に示すように、互いに直交
するワード線WI,とピッI・線B I−、に対して活
性領域73を所定の角度だけ面方向に傾け、しかも、ビ
ット線コンタクトホール78間を結ぶ線上に蓄積電極コ
ンタクトホール75を形成して、ピッI・線B Lの張
出し部分をなくすようにした装置を、本出願人が特開平
1−192162号公報において提案している。この装
置によれば、ワード線WLの線間距離の狭い部分をなく
すことができることが示されている。
するワード線WI,とピッI・線B I−、に対して活
性領域73を所定の角度だけ面方向に傾け、しかも、ビ
ット線コンタクトホール78間を結ぶ線上に蓄積電極コ
ンタクトホール75を形成して、ピッI・線B Lの張
出し部分をなくすようにした装置を、本出願人が特開平
1−192162号公報において提案している。この装
置によれば、ワード線WLの線間距離の狭い部分をなく
すことができることが示されている。
即ち、この装置によれば、ワード線WL及びビット線B
L双方のパターン幅を大きくして少々の位置ズレを吸収
することができ、これによりパターンルールの厳しさが
軽減する。
L双方のパターン幅を大きくして少々の位置ズレを吸収
することができ、これによりパターンルールの厳しさが
軽減する。
ところで、ワード綿WL、ビット線BL等のパターンを
形成する際に使用するマスクは、フォトレジストを露光
、現像したものが使用されている。
形成する際に使用するマスクは、フォトレジストを露光
、現像したものが使用されている。
この場合の露光工程にかかる時間を短縮するために、露
光は一般にチップ単位で行われており、上記したような
活性領域73を傾iJる装置においては、ワード線WL
やビット線B I−のパターンルールが緩くなっている
ために、チップ単位の露光であっても歩留りが悪くなら
ないという利点がある。
光は一般にチップ単位で行われており、上記したような
活性領域73を傾iJる装置においては、ワード線WL
やビット線B I−のパターンルールが緩くなっている
ために、チップ単位の露光であっても歩留りが悪くなら
ないという利点がある。
しかし、蓄積電極用のコンタクトポール75、ビット線
用のコンタクトポール78は、形成面積が極めて小さく
、しかも、形成領域の範囲が限られている。
用のコンタクトポール78は、形成面積が極めて小さく
、しかも、形成領域の範囲が限られている。
この結果、コンタクトポール75.78の開口工程にお
ける露光は依然として厳しい状態にあり、これが歩留り
低下の原因となる。
ける露光は依然として厳しい状態にあり、これが歩留り
低下の原因となる。
本発明はこのような問題に鑑みてなされたものであって
、コンタクホール等の独立した要素を精度良く形成して
歩留りの良い半導体装置の製造方法を提供することを目
的とする。
、コンタクホール等の独立した要素を精度良く形成して
歩留りの良い半導体装置の製造方法を提供することを目
的とする。
上記した課題は、第1〜4図に例示するように、半導体
装置形成領域2に積層された絶S(膜18の上にフォト
レジスト19.28を塗布する工程と、前記半導体装置
形成領域2の所定の領域を複数に区画し、各区画A毎に
コンタクトホール形成用露光マスク10を用いて前記フ
ォトレジスト19.28を露光する工程と、前記フォト
レジスト28を現像してコンタクトポール形成用の窓2
0、29を開口する工程と、前記窓20、29から露出
する前記絶縁膜2をエツチングしてコンタクトホール2
1、30を形成する工程と、前記コンタクトホール形成
用露光マスク10以外の露光用マスクを用いて、半導体
装置形成領域単位で別のフォトレジスト32を露光する
工程とを有することを特徴とする半導体装置の製造方法
、 または、メモリセル、センスアンプ、デコーダ及び周辺
回路から構成される半導体装置の形成領域2にフォトレ
ジスト19、28を塗布する工程と、前記メモリセル、
前記センスアンプ、前記デコーダの少なくとも一部の要
素が独立した基本単位として規則的に複数個配置される
領域を露光する第一の露光マスク10を用いて、前記半
導体装置形成領域2に塗布されたフォトレジストI9、
28を該基本単位の一定範囲毎に繰り返し露光し、つい
で現像することにより、前記フォトレジスト19、28
に窓20、29を形成する工程と、前記半導体装置形成
領域2を一単位として前記基本単位以外の要素を露光す
る第二の露光マスクを用いて別のフォトレジスト32を
露光する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。
装置形成領域2に積層された絶S(膜18の上にフォト
レジスト19.28を塗布する工程と、前記半導体装置
形成領域2の所定の領域を複数に区画し、各区画A毎に
コンタクトホール形成用露光マスク10を用いて前記フ
ォトレジスト19.28を露光する工程と、前記フォト
レジスト28を現像してコンタクトポール形成用の窓2
0、29を開口する工程と、前記窓20、29から露出
する前記絶縁膜2をエツチングしてコンタクトホール2
1、30を形成する工程と、前記コンタクトホール形成
用露光マスク10以外の露光用マスクを用いて、半導体
装置形成領域単位で別のフォトレジスト32を露光する
工程とを有することを特徴とする半導体装置の製造方法
、 または、メモリセル、センスアンプ、デコーダ及び周辺
回路から構成される半導体装置の形成領域2にフォトレ
ジスト19、28を塗布する工程と、前記メモリセル、
前記センスアンプ、前記デコーダの少なくとも一部の要
素が独立した基本単位として規則的に複数個配置される
領域を露光する第一の露光マスク10を用いて、前記半
導体装置形成領域2に塗布されたフォトレジストI9、
28を該基本単位の一定範囲毎に繰り返し露光し、つい
で現像することにより、前記フォトレジスト19、28
に窓20、29を形成する工程と、前記半導体装置形成
領域2を一単位として前記基本単位以外の要素を露光す
る第二の露光マスクを用いて別のフォトレジスト32を
露光する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。
[作 用]
本発明によれば、フォトレジストを露光する場合に、同
一のパターンを規則的に繰返す基本単位の領域では、半
導体装置形成領域Aよりも小さな領域を露光する露光マ
スク10を使用して基本単位の一定範囲毎にフォトレジ
スト19、28を露光するようにし、この他のパターン
を形成する場合には半導体装置形成領域A単位で露光す
るようにしている。
一のパターンを規則的に繰返す基本単位の領域では、半
導体装置形成領域Aよりも小さな領域を露光する露光マ
スク10を使用して基本単位の一定範囲毎にフォトレジ
スト19、28を露光するようにし、この他のパターン
を形成する場合には半導体装置形成領域A単位で露光す
るようにしている。
したがって、独立した基本中位の要素の露光を行う場合
には、露光マスクの位置検出を一度行い、それ以降の露
光はステージを一定量だけ移動して露光を繰返して行い
、最終的に全領域を露光すればよい。
には、露光マスクの位置検出を一度行い、それ以降の露
光はステージを一定量だけ移動して露光を繰返して行い
、最終的に全領域を露光すればよい。
これにより、パターンルールが厳しい要素、例えばコン
タクトホールについては、半導体装置形成領域Aよりも
小さい範囲でフォトレジスト19.28を露光すること
になり、露光の隙の解像度を高めて精度良くパターンを
形成することになる。
タクトホールについては、半導体装置形成領域Aよりも
小さい範囲でフォトレジスト19.28を露光すること
になり、露光の隙の解像度を高めて精度良くパターンを
形成することになる。
(実施例]
そこで、以下に本発明の詳細を図面に基づいて説明する
。
。
(a)本発明の第1実施例の説明
第1図は、本発明の第1実施例に用いられる半導体基板
の平面図である。
の平面図である。
図中符号1はシリコン等のp型半導体基板であって、−
点鎖線で囲んだ区画は半導体装置形成領域2を示してい
る。また、半導体装置形成領域2にはDRAMセルを備
えた半導体記憶装置3が形成され、装置の完成後に、半
導体基板1はゝ11導体記憶装置3毎に分割されて所定
のパンケージに組み込まれるごとになる。
点鎖線で囲んだ区画は半導体装置形成領域2を示してい
る。また、半導体装置形成領域2にはDRAMセルを備
えた半導体記憶装置3が形成され、装置の完成後に、半
導体基板1はゝ11導体記憶装置3毎に分割されて所定
のパンケージに組み込まれるごとになる。
また、上記した半導体装置形成領域2は、第2図に示す
ように半導体記憶装置3の平面構成にしたがって、複数
のDRAMセルを形成するセル領域4と、センス・アン
プ(S/Δ)とコラムデコーダ等の領域5と、ワード、
デコーダ(WD)領域6と、それらの領域の周辺に形成
される入出力回路や論理回路等の周辺回路領域7に区画
される。
ように半導体記憶装置3の平面構成にしたがって、複数
のDRAMセルを形成するセル領域4と、センス・アン
プ(S/Δ)とコラムデコーダ等の領域5と、ワード、
デコーダ(WD)領域6と、それらの領域の周辺に形成
される入出力回路や論理回路等の周辺回路領域7に区画
される。
つぎに、DRAMセルの形成工程を第2〜4図に基づい
て説明する。
て説明する。
まず、第3図(a)に示すように、シリコンよりなる半
導体基板1の表面に選択酸化膜11を形成し、これによ
り転送トランジスタの活性領域8の周りを囲むようにす
る。この場合の活性領域8は第9図に示す活性領域73
のように、ワード線W丁、とビット線B Lに対して面
方向に斜めに傾りて形成される。
導体基板1の表面に選択酸化膜11を形成し、これによ
り転送トランジスタの活性領域8の周りを囲むようにす
る。この場合の活性領域8は第9図に示す活性領域73
のように、ワード線W丁、とビット線B Lに対して面
方向に斜めに傾りて形成される。
この後に、半導体基板1の活性領域8の表面を熱酸化し
て数100人の薄い5102膜12を形成してから、厚
さ数1000人の多結晶シリコン膜13をCVD法によ
って形成し、さらに、この上にフォトレジス)・14を
塗槓jする(第3図(b))。
て数100人の薄い5102膜12を形成してから、厚
さ数1000人の多結晶シリコン膜13をCVD法によ
って形成し、さらに、この上にフォトレジス)・14を
塗槓jする(第3図(b))。
そして、フォトl/ジスI・14を露光、現像してワー
ド線形成領域9以外の領域を露出させる(第3[l9(
c))。この工程における露光はチップmI;iで行う
。
ド線形成領域9以外の領域を露出させる(第3[l9(
c))。この工程における露光はチップmI;iで行う
。
また現像後に、フォトレジスト14をマスクにして多結
晶シリコン膜13をエンチングし、多結晶シリコン膜]
3を帯状にバターニングして活性領域8を横切るゲート
電極15を形成し、ついでフォトレジスト14を除去す
る(第3図(d))。このゲート電極15は、複数の活
性領域8十を横切るような長さに形成され、第9図に示
すような転送トランジスタTrのワード電極wr−とな
ろ。
晶シリコン膜13をエンチングし、多結晶シリコン膜]
3を帯状にバターニングして活性領域8を横切るゲート
電極15を形成し、ついでフォトレジスト14を除去す
る(第3図(d))。このゲート電極15は、複数の活
性領域8十を横切るような長さに形成され、第9図に示
すような転送トランジスタTrのワード電極wr−とな
ろ。
これにつづいて、ゲート電極15をマスクにして燐イオ
ンを半導体基板1の活性領域8に注入、拡散し、ゲート
電極15の両側にn゛型型数散層1617を形成する。
ンを半導体基板1の活性領域8に注入、拡散し、ゲート
電極15の両側にn゛型型数散層1617を形成する。
この場合、ゲート電極15に注入されたn型不純物は活
性化されてゲート電極15を導電体にする。
性化されてゲート電極15を導電体にする。
このように形成されたゲート電極15とn゛型絋鉱層1
G、17により転送トランジスタTrが構成される。
G、17により転送トランジスタTrが構成される。
次に、CVD法によりSiO□If菜18を積層した後
に(第3図(e))、再びフォトレジスト19を塗布し
てこれを露光、現像し7、一方のn゛型型数散層16」
二に窓20を形成する(第3図(f))。そし2て、窓
20から露出した5i(h膜1日を開口してヒフ)線コ
ンタクトポール21を形成する(第3図(g))。
に(第3図(e))、再びフォトレジスト19を塗布し
てこれを露光、現像し7、一方のn゛型型数散層16」
二に窓20を形成する(第3図(f))。そし2て、窓
20から露出した5i(h膜1日を開口してヒフ)線コ
ンタクトポール21を形成する(第3図(g))。
この場合の露光は第4同に示すような装置を用い、チッ
プ単位でなく、第2図の一点鎖線で示すように、セル領
域4の一部を一定の範囲Aで同時に露光する露光マスク
10を用いろ。
プ単位でなく、第2図の一点鎖線で示すように、セル領
域4の一部を一定の範囲Aで同時に露光する露光マスク
10を用いろ。
そして、1回目の露光の際には、位置合せマークMを基
準にして位置合わせを行い、セル領域4に規則的に繰返
して形成される複数のII) RA Mセルのうちの一
部を露光するための第1回目の処理を行う。次に、半導
体基板Iを載置した第4図に示す載置台Sを一定範囲だ
け移動して、1回目の露光領域Aに隣接した領域へに同
一露光マスク10を使用してパターンを露光する。そし
て、このような操作を繰り返し行い、各セル領域4の全
てを露光する。
準にして位置合わせを行い、セル領域4に規則的に繰返
して形成される複数のII) RA Mセルのうちの一
部を露光するための第1回目の処理を行う。次に、半導
体基板Iを載置した第4図に示す載置台Sを一定範囲だ
け移動して、1回目の露光領域Aに隣接した領域へに同
一露光マスク10を使用してパターンを露光する。そし
て、このような操作を繰り返し行い、各セル領域4の全
てを露光する。
これによれば、チンブよりも小さい単位で露光を行い、
と7かも、基板1表面からほぼ同一の筒さ、同一厚さの
フォトレジスト19を露光することになるために、レン
ズの開口数を大きくしても焦点深度上の支障がなく、さ
らに、露光領域が狭くても良いためレンズの収差等の影
響も小さくなり、これにより解像度を向−トしてビット
線コンタクトホール用の窓20を精度良く形成すること
が可能になる。
と7かも、基板1表面からほぼ同一の筒さ、同一厚さの
フォトレジスト19を露光することになるために、レン
ズの開口数を大きくしても焦点深度上の支障がなく、さ
らに、露光領域が狭くても良いためレンズの収差等の影
響も小さくなり、これにより解像度を向−トしてビット
線コンタクトホール用の窓20を精度良く形成すること
が可能になる。
次に第3図(h)に示すように、ピント線を構成する高
融点金属シリリ゛イド)1り22を積層した後に、図示
しないフォトレジストを塗布してこれを露光・現像し、
これをマスクにして高融点金属シリサイド膜22をパタ
ーニングし、ビット線コンタクトホール21を通して一
方の拡散層16に接続するヒント線B Lを形成する。
融点金属シリリ゛イド)1り22を積層した後に、図示
しないフォトレジストを塗布してこれを露光・現像し、
これをマスクにして高融点金属シリサイド膜22をパタ
ーニングし、ビット線コンタクトホール21を通して一
方の拡散層16に接続するヒント線B Lを形成する。
この場合のピント線B Lはパターンルールが緩いため
、フォトレジストの露光をチップ単位で行っても支障が
ない。
、フォトレジストの露光をチップ単位で行っても支障が
ない。
この後に、第3図(i)に示すように、窒化膜24.5
iOz膜25、不純物を含む多結晶シリコン膜26、S
iO□膜27を順に積層してから、その上にフォトレジ
スト28を形成してこれを露光、現像し、同図(j)に
示すような蓄積電極コンタクトホール形成用の窓29を
設けろ。
iOz膜25、不純物を含む多結晶シリコン膜26、S
iO□膜27を順に積層してから、その上にフォトレジ
スト28を形成してこれを露光、現像し、同図(j)に
示すような蓄積電極コンタクトホール形成用の窓29を
設けろ。
ところで、フォトレジスト28に窓29を形成する場合
には、上記したヒント線コンククトポール21を形成す
る場合と同様にセル領域4の一部を一定の範囲で露光し
、こhを繰返して行い、ステプアンドレピートでセル領
域4の全てを露光する。これにより、蓄積電極コンタク
I・ボール形成用の微細な窓29を解像度良く形成でき
る。
には、上記したヒント線コンククトポール21を形成す
る場合と同様にセル領域4の一部を一定の範囲で露光し
、こhを繰返して行い、ステプアンドレピートでセル領
域4の全てを露光する。これにより、蓄積電極コンタク
I・ボール形成用の微細な窓29を解像度良く形成でき
る。
そしてこの状態で、窓29から露出した5102膜27
を反応性イオンエツチング法乙こよりエンチングし、こ
れに続けて多結晶シリコンlIC126から半導体基板
1上のSiO□膜18までエンチングして蓄積電極コン
タクトポール30を形成する(第3図(k))。
を反応性イオンエツチング法乙こよりエンチングし、こ
れに続けて多結晶シリコンlIC126から半導体基板
1上のSiO□膜18までエンチングして蓄積電極コン
タクトポール30を形成する(第3図(k))。
次に、蓄積電極コンタクトホール30内面に沿った多結
晶シリコン膜31をCVD法により積層し、これに燐イ
オンを注入・活性化した後で、第3図(1)に示すよう
なキャパシタ形成用のレジストマスク32によって蓄積
電極コンタクトポール32とその周辺を覆う。この場合
、レジストマスク32を形成する際の露光はチップ単位
で行っても良いが、セル容量を大きくするため、パター
ンルールを厳しくすることが望ましく、コンタクI・ホ
ール形成と同じ方法で行うと良い。この場合、不ガレシ
ス[・を用いるが、ポジレジストを用いて、セルの露光
を行った後、マスクを交換して、セル以外の領域全体を
露光し、現像しても良い。
晶シリコン膜31をCVD法により積層し、これに燐イ
オンを注入・活性化した後で、第3図(1)に示すよう
なキャパシタ形成用のレジストマスク32によって蓄積
電極コンタクトポール32とその周辺を覆う。この場合
、レジストマスク32を形成する際の露光はチップ単位
で行っても良いが、セル容量を大きくするため、パター
ンルールを厳しくすることが望ましく、コンタクI・ホ
ール形成と同じ方法で行うと良い。この場合、不ガレシ
ス[・を用いるが、ポジレジストを用いて、セルの露光
を行った後、マスクを交換して、セル以外の領域全体を
露光し、現像しても良い。
そして、レジストマスク32をマスクにして、上から4
層の多結晶シリコン膜26.31及びSiO□膜25.
27をRIE法によりエツチングし、ついでレジストマ
スク32を除去する(第3図(m))。
層の多結晶シリコン膜26.31及びSiO□膜25.
27をRIE法によりエツチングし、ついでレジストマ
スク32を除去する(第3図(m))。
この後に、2つの多結晶シリコン膜26.3Iと窒化膜
24の間に挟まれたSiO□膜25.27をフン酸によ
ってエツチングすると、多結晶シリコン膜26.31は
断面樹枝状になって露出する(第3図(n))。この多
結晶シリコンj模26.31はキャパシタQの蓄積電極
CQとなる。
24の間に挟まれたSiO□膜25.27をフン酸によ
ってエツチングすると、多結晶シリコン膜26.31は
断面樹枝状になって露出する(第3図(n))。この多
結晶シリコンj模26.31はキャパシタQの蓄積電極
CQとなる。
そして、第3図(o)に示すよ、うに、多結晶シリコン
膜26.31の表面を熱酸化してキャパシタQの誘電体
膜となる5iJ4膜32を形成する。さらに、CVD法
により不純物を含む多結晶シリコン膜33を全体に形成
するとともに、蓄積電極CQの凹部をその多結晶シリコ
ン膜33によって押込む。ついで、多結晶シリコン膜3
3をフォトリソグラフィー法によりバターニングしてキ
ャパシタの対抗電極CPを形成する。
膜26.31の表面を熱酸化してキャパシタQの誘電体
膜となる5iJ4膜32を形成する。さらに、CVD法
により不純物を含む多結晶シリコン膜33を全体に形成
するとともに、蓄積電極CQの凹部をその多結晶シリコ
ン膜33によって押込む。ついで、多結晶シリコン膜3
3をフォトリソグラフィー法によりバターニングしてキ
ャパシタの対抗電極CPを形成する。
このフォトリソグラフィー法においてフォトレジストを
用いる場合にも、対向電極CPのパターンルールは緩い
のでチップ単位で露光することになる。
用いる場合にも、対向電極CPのパターンルールは緩い
のでチップ単位で露光することになる。
これによりDRΔMセルが完成するが、」1記したよう
な方法によれば、コンタクトホール21.30用のレジ
ストマスクを形成する場合に、セル領域4を複数に区分
して各区画を順に繰返して露光し、これを現像して窓2
0.2つを形成するようにしている。
な方法によれば、コンタクトホール21.30用のレジ
ストマスクを形成する場合に、セル領域4を複数に区分
して各区画を順に繰返して露光し、これを現像して窓2
0.2つを形成するようにしている。
しかも、コンタクトホール21.30と、場合によって
は蓄積電極CQ基以外パターンのルールは緩いために、
レジストマスクを形成する際の露光をチップ単位で行っ
ている。
は蓄積電極CQ基以外パターンのルールは緩いために、
レジストマスクを形成する際の露光をチップ単位で行っ
ている。
この結果、フォトレジストの露光不良によるパターン欠
陥は少なくなり、半導体装置の歩留りが向上することに
なる。
陥は少なくなり、半導体装置の歩留りが向上することに
なる。
(b)本発明の第2の実施例の説明
上記した実施例では、フォトレジストを露光してコンタ
クトホール用の窓20.29を形成する場合に、セル領
域4を複数に区分し、1枚の露光マスク10を用いて各
区画をステンプアンドレピートで露光するようにしたが
、露光の範囲は上記したものに限られない。
クトホール用の窓20.29を形成する場合に、セル領
域4を複数に区分し、1枚の露光マスク10を用いて各
区画をステンプアンドレピートで露光するようにしたが
、露光の範囲は上記したものに限られない。
即ち、第2図に示すように複数のセル領域4にそれぞれ
同一のセンス・アンプ領域5が隣接しているので、この
領域5のコンタクトホールとセル領域4のコンタクトホ
ールとを同時に形成できる1つ 工程があれば、第5図(a)に示すように、センス・ア
ンプ領域5とセル領域4とを例えば2分割して、各区画
を繰り返しによって順に露光するようにすることもでき
る。
同一のセンス・アンプ領域5が隣接しているので、この
領域5のコンタクトホールとセル領域4のコンタクトホ
ールとを同時に形成できる1つ 工程があれば、第5図(a)に示すように、センス・ア
ンプ領域5とセル領域4とを例えば2分割して、各区画
を繰り返しによって順に露光するようにすることもでき
る。
また、複数のセル領域4にはそれぞれセンス・アンプ領
域5とデコーダ領域6が隣接され、これらにより複数の
ブロックを画定できるので、第5図(b)に示すように
、1つのチップにおいて同一パターンを有する複数のブ
ロックに区分けされる領域があれば、各ブロックの単位
毎にフォトレジストを露光するようにもできる。
域5とデコーダ領域6が隣接され、これらにより複数の
ブロックを画定できるので、第5図(b)に示すように
、1つのチップにおいて同一パターンを有する複数のブ
ロックに区分けされる領域があれば、各ブロックの単位
毎にフォトレジストを露光するようにもできる。
このように、パターンルールが厳しいコンタクトホール
用のレジストマスクを形成する場合にだけ、その露光を
チップ単位ではなくブロック単位で行うようにすれば、
コンタクトホール用の窓は精度良く形成されることにな
る。
用のレジストマスクを形成する場合にだけ、その露光を
チップ単位ではなくブロック単位で行うようにすれば、
コンタクトホール用の窓は精度良く形成されることにな
る。
(c)本発明の第3の実施例の説明
上記した実施例では、第2図に示すように複数のセル領
域4の一側部にデコーダ領域6を配置ずるようにしたが
、セル領域4を大きくした場合にデコーダ領域6を含め
てフォトレジストを露光すると、解像力が低下すること
がある。
域4の一側部にデコーダ領域6を配置ずるようにしたが
、セル領域4を大きくした場合にデコーダ領域6を含め
てフォトレジストを露光すると、解像力が低下すること
がある。
シカシ、デバイス側の要請としてデコーダSJfM6の
コンタクトホールにも高解像力を適用したい場合がある
。
コンタクトホールにも高解像力を適用したい場合がある
。
そこで、第6図に示すように、セル領域4、センス・ア
ンプ領域5及びデコーダ領域6をさらに小さくし、セル
領域4の間にデコーダ領域6とセンス・アンプ領域5を
挟むように配置すれば、それらのブロックをまとめて一
括露光でき、解像度を向」ニさせることができる。
ンプ領域5及びデコーダ領域6をさらに小さくし、セル
領域4の間にデコーダ領域6とセンス・アンプ領域5を
挟むように配置すれば、それらのブロックをまとめて一
括露光でき、解像度を向」ニさせることができる。
この時、デコーダの数は通常の2倍必要となるが、以下
の事情えお考えるとその効果は大きい。
の事情えお考えるとその効果は大きい。
即ち、デコーダ領域6の大きさはセル領域4内のワード
線間のピッチで決定されており、セル領域4内のパター
ンルールをより微細とし、ワード−ピンチを狭くすれば
セルより緩いパターンルールのデコーダ領域6が配置で
きなくなる。これを回避するために、ワード線のピンチ
をデコーダ領域6が配置できる程度に拡大する方法、即
ちセル領域4を大きくする方法が採られていたが、デコ
ーダ領域6を複数に分割することによって、コンタクト
ホールを精度良く形成し、セル・デコーダ共に小さくで
きれば、面積増加はほとんどなくなる。
線間のピッチで決定されており、セル領域4内のパター
ンルールをより微細とし、ワード−ピンチを狭くすれば
セルより緩いパターンルールのデコーダ領域6が配置で
きなくなる。これを回避するために、ワード線のピンチ
をデコーダ領域6が配置できる程度に拡大する方法、即
ちセル領域4を大きくする方法が採られていたが、デコ
ーダ領域6を複数に分割することによって、コンタクト
ホールを精度良く形成し、セル・デコーダ共に小さくで
きれば、面積増加はほとんどなくなる。
〔発明の効果]
以上述べたように本発明によれば、フォトレジストを露
光する場合に、同一のパターンを規則的に繰返す独立し
た基本中位の領域では、半導体装置形成領域よりも小さ
な領域を露光する露光マスクを使用して一定範囲毎にフ
ォトレジストを露光するようにし、この他のパターンを
形成する場合には半導体装置形成領域単位で露光するよ
うにしたので、パターンルールが厳しい要素については
、半導体装置形成領域よりも小さい範囲でフォトレジス
トを露光することにより解像度を高めてパターンを精度
良く形成することができ、半導体装置の歩留りを向上す
ることが可能になる。
光する場合に、同一のパターンを規則的に繰返す独立し
た基本中位の領域では、半導体装置形成領域よりも小さ
な領域を露光する露光マスクを使用して一定範囲毎にフ
ォトレジストを露光するようにし、この他のパターンを
形成する場合には半導体装置形成領域単位で露光するよ
うにしたので、パターンルールが厳しい要素については
、半導体装置形成領域よりも小さい範囲でフォトレジス
トを露光することにより解像度を高めてパターンを精度
良く形成することができ、半導体装置の歩留りを向上す
ることが可能になる。
第1図は、本発明の一実施例に用いられる一゛1′導体
基板の平面図、 第2図は、本発明によって形成される装置の回路構成の
一例を示す平面図、 第3図は、本発明の実施例の製造工程を示す断面図、 第4図は、本発明の露光状態の−・例を示す斜視図、 第5図は、本発明の第2の実施例の露光領域を示す平面
図、 第6図は、本発明の第3の実施例の露光領域を示す平面
図、 第7図は、従来方法で形成される装置の第1例を示す平
面図及び断面図、 第8図は、従来方法で形成される装置の第2例を示す平
面図及び断面図、 第9図は、従来方法で形成される装置の第3例を示す平
面図である。 (符号の説明) 1・・・半導体基板、 2・・・半導体装置形成領域、 3・・・半導体記憶装置、 4・・・セル領域、 5・・・センス・アンプ領域、 6・・・デコーダ流域、 7・・・周辺回路領域、 10・・・露光マスク、 12・・・SiO□膜、 13・・・多結晶シリコン膜、 14.19.28・・・フメトレシスト、15・・・ゲ
ート電極、 16.17・・・拡散層、 18・・・5iO7膜、 20.29・・・窓、 2〕・・・ビット線コンタクトポール、23・・・ビッ
ト線、 24・・・窒化膜、 25.27・・・5iO7膜、 26.31・・・多結晶シリコン膜、 30・・・蓄積電極コンタクトホール、32・・・レジ
ス1〜マスク、 Q・・・キャパシタ、 Tr・・・転送I・ランジスタ。 出 願 人 富士通株式会社
基板の平面図、 第2図は、本発明によって形成される装置の回路構成の
一例を示す平面図、 第3図は、本発明の実施例の製造工程を示す断面図、 第4図は、本発明の露光状態の−・例を示す斜視図、 第5図は、本発明の第2の実施例の露光領域を示す平面
図、 第6図は、本発明の第3の実施例の露光領域を示す平面
図、 第7図は、従来方法で形成される装置の第1例を示す平
面図及び断面図、 第8図は、従来方法で形成される装置の第2例を示す平
面図及び断面図、 第9図は、従来方法で形成される装置の第3例を示す平
面図である。 (符号の説明) 1・・・半導体基板、 2・・・半導体装置形成領域、 3・・・半導体記憶装置、 4・・・セル領域、 5・・・センス・アンプ領域、 6・・・デコーダ流域、 7・・・周辺回路領域、 10・・・露光マスク、 12・・・SiO□膜、 13・・・多結晶シリコン膜、 14.19.28・・・フメトレシスト、15・・・ゲ
ート電極、 16.17・・・拡散層、 18・・・5iO7膜、 20.29・・・窓、 2〕・・・ビット線コンタクトポール、23・・・ビッ
ト線、 24・・・窒化膜、 25.27・・・5iO7膜、 26.31・・・多結晶シリコン膜、 30・・・蓄積電極コンタクトホール、32・・・レジ
ス1〜マスク、 Q・・・キャパシタ、 Tr・・・転送I・ランジスタ。 出 願 人 富士通株式会社
Claims (4)
- (1)半導体装置形成領域(2)に積層された絶縁膜(
18)の上にフォトレジスト(19、28)を塗布する
工程と、 前記半導体装置形成領域(2)の所定の領域を複数に区
画し、各区画(A)毎にコンタクトホール形成用露光マ
スク(10)を用いて前記フォトレジスト(19、28
)を露光する工程と、前記フォトレジスト(19、28
)を現像してコンタクトホール形成用の窓(20、29
)を開口する工程と、 前記窓(20、29)から露出する前記絶縁膜(2)を
エッチングしてコンタクトホール(21、30)を形成
する工程と、 前記コンタクトホール形成用露光マスク(10)以外の
露光用マスクを用いて、半導体装置形成領域(2)単位
で別のフォトレジスト(32)を露光する工程とを有す
ることを特徴とする半導体装置の製造方法。 - (2)メモリセル、センスアンプ、デコーダ及び周辺回
路から構成される半導体装置の形成領域(2)にフォト
レジスト(19、28)を塗布する工程と、 前記メモリセル、前記センスアンプ、前記デコーダの少
なくとも一部の要素が独立した基本単位として規則的に
複数個配置される領域を露光する第一の露光マスク(1
0)を用いて、前記半導体装置形成領域(2)に塗布さ
れたフォトレジスト(19、28)を該基本単位の一定
範囲毎に繰返し露光し、ついで現像することにより、前
記フォトレジスト(19、28)に窓(20、29)を
形成する工程と、 前記半導体装置形成領域(2)を一単位として前記基本
単位以外の要素を露光する第二の露光マスクを用いて別
のフォトレジスト(32)を露光する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - (3)前記第一の露光用マスク(10)はコンタクトホ
ール形成用のマスクであり、前記第二の露光用マスクは
配線層形成用のマスクであることを特徴とする請求項2
記載の半導体装置の製造方法。 - (4)前記メモリセルは、順に形成される転送トランジ
スタ(Tr)、データ線(BL)、キャパシタ(Q)か
ら構成され、かつ、前記転送トランジスタ(Tr)のゲ
ート電極(15、WL)が、前記トランジスタ(Tr)
の不純物拡散層(16)と前記データ線(BL)との接
続領域の近傍で湾曲する構造を有していることを特徴す
る請求項2記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30469790A JP3344485B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
US07/789,192 US5175128A (en) | 1990-11-09 | 1991-11-08 | Process for fabricating an integrated circuit by a repetition of exposure of a semiconductor pattern |
EP91403020A EP0485303B1 (en) | 1990-11-09 | 1991-11-08 | Process for fabricating an integrated circuit by a repetition of exposure of a semiconductor pattern |
DE69131157T DE69131157T2 (de) | 1990-11-09 | 1991-11-08 | Verfahren zum Herstellen einer integrierten Schaltung durch Wiederholbelichtung eines Halbleitermusters |
KR1019910019878A KR950002876B1 (ko) | 1990-11-09 | 1991-11-09 | 반도체 패턴의 반복노광에 의한 집적회로 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30469790A JP3344485B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH04177758A true JPH04177758A (ja) | 1992-06-24 |
JP3344485B2 JP3344485B2 (ja) | 2002-11-11 |
Family
ID=17936131
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Application Number | Title | Priority Date | Filing Date |
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JP30469790A Expired - Fee Related JP3344485B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
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---|---|
US (1) | US5175128A (ja) |
EP (1) | EP0485303B1 (ja) |
JP (1) | JP3344485B2 (ja) |
KR (1) | KR950002876B1 (ja) |
DE (1) | DE69131157T2 (ja) |
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---|---|---|---|---|
US6185120B1 (en) | 1998-04-09 | 2001-02-06 | Nec Corporation | Semiconductor memory device |
US9513551B2 (en) | 2009-01-29 | 2016-12-06 | Digiflex Ltd. | Process for producing a photomask on a photopolymeric surface |
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US6030879A (en) * | 1997-04-07 | 2000-02-29 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method of reducing particles during the manufacturing of fin or cylinder capacitors on a wafer |
JP4398551B2 (ja) | 1998-12-25 | 2010-01-13 | 株式会社東芝 | 半導体装置 |
KR100348869B1 (ko) * | 2000-08-04 | 2002-08-17 | 시온합섬주식회사 | 스타킹 편물기 |
JP2002246281A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ |
US7018753B2 (en) * | 2003-05-05 | 2006-03-28 | Lsi Logic Corporation | Variable mask field exposure |
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