JPH04176094A - Memory ic - Google Patents
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- JPH04176094A JPH04176094A JP2303468A JP30346890A JPH04176094A JP H04176094 A JPH04176094 A JP H04176094A JP 2303468 A JP2303468 A JP 2303468A JP 30346890 A JP30346890 A JP 30346890A JP H04176094 A JPH04176094 A JP H04176094A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリＩＣに関し、特にデータの連続読み出し
を高速化する回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory IC, and particularly to a circuit that speeds up continuous reading of data.
従来のメモリＩＣの構造を、第２図（ａ）に示す。第２
図（ａ）において、アドレス信号１００を入力して、メ
モリセル選択信号１０３を出力するアドレスデコード回
路２０１と、メモリセル選択信号１０３を入力し、メモ
リセルデータ信号１０４を入出力するメモリセルアレイ
２０４と、入出力制御信号１０５を入力し、メモリセル
データ信号１０４とデータ信号１０Ｂに対するデータの
入出力制御を行なうデータ制御部２０５とを有している
。The structure of a conventional memory IC is shown in FIG. 2(a). Second
In Figure (a), an address decoding circuit 201 inputs an address signal 100 and outputs a memory cell selection signal 103, a memory cell array 204 inputs the memory cell selection signal 103, and inputs/outputs a memory cell data signal 104. , and a data control section 205 which inputs an input/output control signal 105 and performs data input/output control for the memory cell data signal 104 and data signal 10B.
第２図（ｂ）は、第２図（ａ）におけるデータの連続読
み出し時のタイミング図である。第２図（ｂ）において
、信号番号の右に付いている（Ｒ１）は、１回目のデー
タの読み出しに要する信号を示し、（Ｒ２）は２回目の
データの読み出しに要する信号を示している。第２図（
ｂ）では第２図（ａ）に示した番号で同じものを示して
いる。FIG. 2(b) is a timing diagram during continuous data reading in FIG. 2(a). In Figure 2(b), (R1) to the right of the signal number indicates the signal required for the first data readout, and (R2) indicates the signal required for the second data readout. . Figure 2 (
In b), the same numbers as in FIG. 2(a) are used to indicate the same parts.
アドレス信号１００（Ｒ１）は、アドレスデコード回路
２０１に入力され、アドレスデコード処理時間（アドレ
スデコード時間１１１（Ｒ１））後、メモリセル選択信
号１０３（Ｒ１）として出力される。メモリセル選択信
号１０３（Ｒ１）は、メモリセルアレイ２０４に入力さ
れメモリセルの読み出し時間（メモリセルアクセス時間
１１４ （Ｒ１））後、メモリセルデータ信号１０４（
Ｒ１）として出力される。メモリセルデータ信号１０４
（Ｒ１）と入出力制御信号１０５（Ｒ１）は、データ制
御部２０５においてデータ制御部の処理時間（データ制
御部通過時間１１６（Ｒ１））後、データ信号１０８（
Ｒ１）として出力される。Address signal 100 (R1) is input to address decode circuit 201, and after address decode processing time (address decode time 111 (R1)), it is output as memory cell selection signal 103 (R1). The memory cell selection signal 103 (R1) is input to the memory cell array 204, and after the memory cell read time (memory cell access time 114 (R1)), the memory cell data signal 104 (
R1). Memory cell data signal 104
(R1) and the input/output control signal 105 (R1) are transmitted to the data control unit 205 after processing time of the data control unit (data control unit passage time 116 (R1)), the data signal 108 (
R1).
このとき、データ制御部２０５がデータ信号１０６（Ｒ
１）を出力するまで、アドレス信号１００（Ｒ１）とメ
モリセル選択信号１０３（Ｒ１）は保持する必要がある
。At this time, the data control unit 205 controls the data signal 106 (R
1), it is necessary to hold the address signal 100 (R1) and the memory cell selection signal 103 (R1).
このため、２回目のデータ出力は、１回目のデータ出力
後、１回目と同様にアドレスデコード時間１１１（Ｒ２
）、メモリセル選択時間１１４（Ｒ２）、データ制御部
通過時間１１６（Ｒ２）を経て出力される。Therefore, the second data output takes an address decode time of 111 (R2
), memory cell selection time 114 (R2), and data control unit passage time 116 (R2) before being output.
このように、連続してデータを読み出すときのデータ読
み出し間隔時間は、アドレスデコード時間１１１、メモ
リセルアクセス時間１１４、データ制御部通過時間１１
６の３つの処理時間の和以上が必要となる。In this way, the data read interval time when reading data continuously is the address decoding time 111, the memory cell access time 114, and the data control unit passing time 11.
6 is required.
第２図（Ｃ）は、第２図（ａ）におけるデータの連続吉
き込み時のタイミング図である。第２図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第２図（ａ）、
（ｂ）と同じものは同じ数字で示されている。アドレス
信号１００（Ｗｌ）は、アドレスデコード回路２０１に
入力され、アドレスデコード処理時間（アドレスデコー
ド時間１１１（Ｗｌ））後、メモリセル選択信号１０３
（Ｗｌ）として出力される。これと並行して、データ信
号１０６（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、
データ制御部２０５においてデータ制御部の処理時間（
データ制御部通過時間１１８（Ｗｌ））後、メモリセル
データ信号１０４（Ｗｌ）として出力される。FIG. 2(C) is a timing diagram when data is continuously input in FIG. 2(a). In FIG. 2(C), (Wl) attached to the right of the signal number indicates a signal required for the first data write, and (W2) indicates a signal required for the second data write. Figure 2(a),
Items that are the same as in (b) are indicated by the same numbers. Address signal 100 (Wl) is input to address decoding circuit 201, and after address decoding processing time (address decoding time 111 (Wl)), memory cell selection signal 103
(Wl). In parallel with this, the data signal 106 (Wl) and the input/output control signal 105 (Wl) are
In the data control unit 205, the processing time of the data control unit (
After a data control unit passage time 118 (Wl)), the signal is output as a memory cell data signal 104 (Wl).
メモリセルアレイ２０４は、メモリセルデータ信号１０
４（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）がとも
に安定に入力されてからメモリセルへのデータの書き込
み時間（メモリセルアクセス時間１１４（Ｗｌ））で、
データをメモリセルに書き込む。The memory cell array 204 receives the memory cell data signal 10.
4 (Wl) and the memory cell selection signal 103 (Wl) are both stably input, the data write time to the memory cell (memory cell access time 114 (Wl)) is as follows.
Write data to memory cells.
このとき、メモリセルアレイ２０４がメモリセルデータ
信号１０４（Ｗｌ）を入力し書き込むまで、アドレス信
号１００（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）
は保持する必要がある。At this time, until the memory cell array 204 inputs and writes the memory cell data signal 104 (Wl), the address signal 100 (Wl) and the memory cell selection signal 103 (Wl)
needs to be retained.
このため、２回□目のデータの書き込みは、１回目のデ
ータの書き込み後、１回目と同様にアドレスデコード時
間１１１（Ｗ２）、メモリセル選択時間１１４（Ｗ２）
を経て書き込まれる。このように、連続してデータを書
き込むときのデータ書き込み間隔時間は、アドレスデコ
ード時間１１１ 色データ制御部通過時間１１６のどち
らか長い方と、メモリセルアクセス時間１１４．の２つ
の処理時間の和以上が必要となる。Therefore, in the second □ data write, after the first data write, the address decode time is 111 (W2) and the memory cell selection time is 114 (W2).
It is written through. In this way, the data write interval time when writing data continuously is the longer of the address decoding time 111, the color data control section passage time 116, and the memory cell access time 114. This requires more than the sum of the two processing times.
前述した従来のメモリＩＣでは、連続してデータを読み
出す最小の時間間隔は、アドレスデコード時間とメモリ
セルアクセス時間とデータ制御部通過時間との和以下に
はできない。また、連続してデータを書き込む最小の時
間間隔は、アドレスデコード時間とデータ制御部通過時
間のどちらか長い方と、メモリセルアクセス時間の２つ
の処理時間の和以下にはできない。In the conventional memory IC described above, the minimum time interval for reading data continuously cannot be less than the sum of address decoding time, memory cell access time, and data control unit passage time. Furthermore, the minimum time interval for writing data continuously cannot be less than the sum of two processing times: the longer of the address decoding time and the data control unit passage time, and the memory cell access time.
本発明の目的は前記問題点を解決し、連続してデータを
読み出す最小の時間間隔をより小としたメモリＩＣを提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide a memory IC in which the minimum time interval between successive data reads is made smaller.
本発明のＩＣメモリの構成は、アドレス信号が入力され
アドレスデコード信号を出力するアドレスデコード回路
と、ラッチ要求信号と前記アドレスデコード信号とが入
力されメモリセル選択信号を出力するラッチ回路と、前
記メモリセル選択信号が入力されメモリセルデータ信号
を入出力するメモリセルアレイと、入出力制御信号が入
力され前記メモリセルデータ信号とデータ信号とに対す
るデータの入出力制御を行なうデータ制御部とを備えた
ことを特徴とする。The structure of the IC memory of the present invention includes an address decode circuit that receives an address signal and outputs an address decode signal, a latch circuit that receives a latch request signal and the address decode signal and outputs a memory cell selection signal, and the memory A memory cell array to which a cell selection signal is input and input/output a memory cell data signal, and a data control section to which an input/output control signal is input and performs data input/output control for the memory cell data signal and the data signal. It is characterized by
本実施例によれば、同じ性能の回路素子を利用した場合
に連続したメモリのデータの読み出し書き込み間隔を低
減する事ができる。According to this embodiment, when using circuit elements with the same performance, it is possible to reduce the interval between reading and writing data in consecutive memories.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）は本発明の一実施例のメモＵ Ｉ Ｃのブ
ロック図である。第１図（ａ）において、本実施例のメ
モリＩＣは、従来のメモリＩＣのアドレスデコード回ｇ
２０１とメモリセルアレイ２０４との間に、ラッチ要求
信号１０２とアドレスデコード信号１０１とを入力し、
メモリセル選択信号１０３を出力するラッチ回路２０３
を介在させたものである。データ制御回路２０５は、第
２図（ａ）と同様である。FIG. 1(a) is a block diagram of a memo UIC according to an embodiment of the present invention. In FIG. 1(a), the memory IC of this embodiment has the address decoding circuit g of the conventional memory IC.
A latch request signal 102 and an address decode signal 101 are input between the memory cell array 201 and the memory cell array 204,
Latch circuit 203 that outputs memory cell selection signal 103
This is an intervening method. The data control circuit 205 is similar to that shown in FIG. 2(a).
第１図（ｂ）は、第１図（ａ）におけるデータの連続読
み出し時のタイミング図である。第１図（ｂ）において
、信号番号の右に付いている（Ｒ１）は１回目のデータ
読み出しに要する信号を示し、（Ｒ２）は２回目のデー
タ読み出しに要する信号を示している。第１図（ａ）と
同じ部分は同じ番号を付している。FIG. 1(b) is a timing diagram during continuous data readout in FIG. 1(a). In FIG. 1(b), (R1) to the right of the signal number indicates a signal required for the first data readout, and (R2) indicates a signal required for the second data readout. The same parts as in FIG. 1(a) are given the same numbers.
アドレスｆｆ号１００（Ｒ１）は、アドレスデコード回
路２０１に入力され、アドレスデコード処理時間（アド
レスデコード時間１１１（Ｒ１））後、アドレスデコー
ド信号１０１（Ｒ１）として出力される。アドレスデコ
ード信号１０１（Ｒ１）は、ラッチ要求信号１０２（Ｒ
１）によりラッチ回路２０３から、メモリセル選択信号
１０３として出力される。ラッチ回路２０３は、本例で
はラッチ要求信号１０２がロウレベルのときスルーとな
り、ハイレベルのとき保持を行なうものとして説明する
。メモリセル選択信号１０３（Ｒ１）は、メモリセルア
レイ２０４に入力されメモリセルの読み出し時間（メモ
リセルアクセス時間１１４（Ｒ１））後、メモリセルデ
ータ信号１０４（Ｒ１）として出力される。メモリセル
データ信号１０４（Ｒ１）と入出力制御信号１０５（Ｒ
１）は、データ制御部２０５においてデータ制御部の処
理時間（データ制御部通過時間１１６（Ｒ１））後、デ
ータ信号１０６（Ｒ１）として出力される。Address ff number 100 (R1) is input to the address decode circuit 201, and after an address decode processing time (address decode time 111 (R1)), it is output as an address decode signal 101 (R1). The address decode signal 101 (R1) is the latch request signal 102 (R
1), the latch circuit 203 outputs the memory cell selection signal 103. In this example, the latch circuit 203 will be explained assuming that it becomes a through when the latch request signal 102 is at a low level, and performs holding when it is at a high level. The memory cell selection signal 103 (R1) is input to the memory cell array 204, and after a memory cell read time (memory cell access time 114 (R1)), is output as a memory cell data signal 104 (R1). Memory cell data signal 104 (R1) and input/output control signal 105 (R
1) is output as a data signal 106 (R1) in the data control unit 205 after a processing time of the data control unit (data control unit passage time 116 (R1)).
このとき、データ制御部２０５がデータ信号１０ＥＩ（
Ｒ１）を出力するまでメモリセル選択信号１０３（Ｒ１
）は保持する必要があるが、このメモリセル選択信号１
０３（Ｒ１）はラッチ回路２０３に保持されるため、ア
ドレス信号１００（Ｒ１）とアドレスデコード信号１０
１（Ｒ１）を保持する必要はなくなる。At this time, the data control unit 205 controls the data signal 10EI (
The memory cell selection signal 103 (R1) is output until the memory cell selection signal 103 (R1) is output.
) must be held, but this memory cell selection signal 1
Since 03 (R1) is held in the latch circuit 203, address signal 100 (R1) and address decode signal 10
1 (R1) is no longer required.
このため、２回目のデータ読み出しにおいては、１回目
のアドレスデコード信号１０１（Ｒ１）がラッチ要求信
号１０２（Ｒ１）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｒ１）として保持されてしまえば、１
回目の読み出し動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｒ
゛２）を入力し事前にデコードすることが可能となる。Therefore, in the second data read, if the first address decode signal 101 (R1) is held as the memory cell selection signal 103 (R1) in the latch circuit 203 by the latch request signal 102 (R1), the 1
While performing the second read operation, the address decode circuit 201 receives the second address signal 100 (R
(2) can be input and decoded in advance.
これにより連続してデータを読み出すときの２回目以降
のデータ読み出し間隔時間は、アドレスデコード時間１
１１（Ｒ２）が１回目のメモリセルアクセス時間１１４
（Ｒ１）とデータ制御部通過時間１１８（Ｒ１）の和よ
り小さければ、メモリセルアクセス時間１１４（Ｒ２）
とデータ制御部通過時間１１６（Ｒ２）の２つの処理時
間の和でよい。As a result, when reading data continuously, the data read interval time from the second time onwards is address decode time 1
11 (R2) is the first memory cell access time 114
(R1) and the data control section transit time 118 (R1), the memory cell access time 114 (R2)
It may be the sum of two processing times: and data control unit passage time 116 (R2).
第１図（Ｃ）は、第１図（ａ）におけるデータの連続書
き込み時のタイミング図である。第１図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第１図（ａ）、
（ｂ）と同じ部分には、同じ番号を付している。FIG. 1(C) is a timing diagram during continuous writing of data in FIG. 1(a). In FIG. 1(C), (Wl) attached to the right of the signal number indicates a signal required for the first data write, and (W2) indicates a signal required for the second data write. Figure 1(a),
The same parts as in (b) are given the same numbers.
アドレス信号１００（Ｗｌ）は、アドレステコ−１’回
１２０１に入力され、アドレスデコード処理時間（アド
レスデーコード時間１１１（ｗｌ））後、７ ）’ ｌ
／ ステ：！−）！信号１０１（Ｗｌ）として出力され
る。アドレスデコード信号１０１（Ｗｌ）は、ラッチ要
求信号１０２（Ｗｌ）によりラッチ回路２０３から、メ
モリセル選択信号工０３として出力される。第１図（ｂ
）と同様に、ラッチ回路２０３はラッチ要求信号１０２
がロウレベルのときスルーとなり、ハイレベルのトキ保
持を行なうものとする。これと並行して、データ信号１
０８（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、デー
タ制御部２０５においてデータ制御部の処理時間（デー
タ制御部通過時間ｔｉｅｃｗ１））後、メモリセルデー
タ信号１０４（Ｗｌ）として出力される。メモリセルア
レイ２０４は、メモリセルデータ信号１０４（Ｗｌ）と
メモリセル選択信号１０３（Ｗｌ）がともに安定に入力
されてから、メモリセルへのデータ書き込み時間（メモ
リセルアクセス時間１１４（Ｗｌ））で、データをメモ
リセルに書き込む。The address signal 100 (Wl) is inputted to the address lever 1' time 1201, and after address decoding processing time (address decode time 111 (wl)), the address signal 100 (Wl) is inputted to the address lever 1' time 1201, and after the address decoding processing time (address decode time 111 (wl)),
/ Ste:! −)! It is output as a signal 101 (Wl). Address decode signal 101 (Wl) is output as memory cell selection signal 03 from latch circuit 203 in response to latch request signal 102 (Wl). Figure 1 (b
), the latch circuit 203 receives the latch request signal 102
When is at a low level, it becomes a through state, and a high level is maintained. In parallel with this, data signal 1
08 (Wl) and the input/output control signal 105 (Wl) are output as a memory cell data signal 104 (Wl) in the data control unit 205 after a data control unit processing time (data control unit passage time tiecw1). In the memory cell array 204, after both the memory cell data signal 104 (Wl) and the memory cell selection signal 103 (Wl) are stably input, the data writing time to the memory cell (memory cell access time 114 (Wl)) is as follows. Write data to memory cells.
このとき、メモリセルアレイ２０４がメモリセルデータ
信号１０４（Ｗｌ）を入力し書き込むまで、メモリセル
選択信号１０３（Ｗｌ）は保持する必要があるが、この
メモリセル選択信号１０３（Ｗｌ）は、ラッチ回路２０
３により保持されるため、アドレス信号１００（Ｗｌ）
とアドレスデコード信号１０１を保持する必要はなくな
る。At this time, it is necessary to hold the memory cell selection signal 103 (Wl) until the memory cell array 204 inputs and writes the memory cell data signal 104 (Wl). 20
3, the address signal 100 (Wl)
It is no longer necessary to hold the address decode signal 101.
このため、２回目のデータ書き込みにおいては、１回目
のアドレスデコード信号１０１（Ｗｌ）がラッチ要求信
号１０２（Ｗｌ）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｗｌ）として保持されてしまえば、１
回目の書き込み動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｗ
２）を入力し、事前にデコードすることが可能となる。Therefore, in the second data write, if the first address decode signal 101 (Wl) is held as the memory cell selection signal 103 (Wl) in the latch circuit 203 by the latch request signal 102 (Wl),
While performing the second write operation, the address decode circuit 201 receives the second address signal 100 (W
2) can be input and decoded in advance.
これにより、連続してデータを書き込むときの２回目以
降のデータ書き込み間隔時間は、アドレスデコード時間
１１１ （Ｗ２）が１回目のメモリセルアクセス時間１
１４（Ｗｌ）と２回目のデータ制御部通過時間１ｉｅ（
Ｗ２）の和より小さければ、データ制御部通過時間１１
６（Ｗ２）とメモリセルアクセス時間１１４（Ｗ２）と
の２つの処理時間の和でよい。As a result, when writing data continuously, the data write interval time from the second time onwards is such that the address decode time 111 (W2) is the first memory cell access time 1
14 (Wl) and the second data control unit passing time 1ie (
W2), the data control unit transit time 11
6 (W2) and the memory cell access time 114 (W2).
以上の説明で明らかなように、本発明のメモリＩＣによ
れば、特に連続してデータを読み出し、書き込みを行な
う場合、２回目以降のデータ読み出し書き込みの最長時
間間隔は、メモリセルアクセス時間とデータ制御部通過
時間との和のみとなり、アドレスデコード時間を時間間
隔から取り除く効果がある。As is clear from the above description, according to the memory IC of the present invention, particularly when reading and writing data continuously, the longest time interval between the second and subsequent data read and write operations is determined by the memory cell access time and the data write time. This becomes only the sum of the time taken to pass through the control section, and has the effect of removing the address decoding time from the time interval.
第１図（ａ）は本発明の一実施例のメモリＩＣのブロッ
ク図、第１図（ｂ）は第１図（ａ）のデータの連続読み
出し時のタイミング図、第１図（Ｃ）は第１図（ａ）の
データの連続書き込み時のタイミング図、第２図（ａ）
は従来のメモリＩＣのブロック図、第２図（ｂ）は従来
のデータの連続読み出し時のタイミング図、第２図（Ｃ
）は従来のデータの連続書き込み時のタイミング図であ
る。
１００・・・アドレス信号、１０１・・・アドレスデコ
ード信号、１０２・・・ラッチ要求信号、１０３・・・
メモリセル選択信号、１０４・・・メモリセルデータ信
号、１０５・・・入出力制御信号、１０６・・・データ
信号、１１１・・・アドレスデコード時間、１１４・・
・メモリセルアクセス時間、１１６・・・データ制御部
通過時間、２０１・・・アドレスデコード回路、２０２
・・・ラッチ回路、２０４・・・メモリセルアレイ、２
゜６・・・データ制御部。FIG. 1(a) is a block diagram of a memory IC according to an embodiment of the present invention, FIG. 1(b) is a timing diagram for continuous reading of data in FIG. 1(a), and FIG. 1(C) is a block diagram of a memory IC according to an embodiment of the present invention. Timing diagram during continuous writing of data in Figure 1(a), Figure 2(a)
is a block diagram of a conventional memory IC, FIG. 2(b) is a timing diagram during continuous data readout, and FIG.
) is a timing diagram during continuous writing of conventional data. 100...Address signal, 101...Address decode signal, 102...Latch request signal, 103...
Memory cell selection signal, 104... Memory cell data signal, 105... Input/output control signal, 106... Data signal, 111... Address decoding time, 114...
・Memory cell access time, 116...Data control unit passage time, 201...Address decoding circuit, 202
...Latch circuit, 204...Memory cell array, 2
゜6...Data control section.
Claims (1)
るアドレスデコード回路と、ラッチ要求信号と前記アド
レスデコード信号とが入力されメモリセル選択信号を出
力するラッチ回路と、前記メモリセル選択信号が入力さ
れメモリセルデータ信号を入出力するメモリセルアレイ
と、入出力制御信号が入力され前記メモリセルデータ信
号とデータ信号とに対するデータの入出力制御を行なう
データ制御部とを備えたことを特徴とするメモリＩＣ。an address decode circuit that receives an address signal and outputs an address decode signal; a latch circuit that receives a latch request signal and the address decode signal and outputs a memory cell selection signal; and a latch circuit that receives the memory cell selection signal and outputs memory cell data. A memory IC comprising: a memory cell array that inputs and outputs signals; and a data control section that receives an input/output control signal and performs data input/output control for the memory cell data signal and the data signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303468A JPH04176094A (en) | 1990-11-08 | 1990-11-08 | Memory ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303468A JPH04176094A (en) | 1990-11-08 | 1990-11-08 | Memory ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176094A true JPH04176094A (en) | 1992-06-23 |
Family
ID=17921326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303468A Pending JPH04176094A (en) | 1990-11-08 | 1990-11-08 | Memory ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176094A (en) |
Citations (5)
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| JPS61148692A (en) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS61237289A (en) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Pipeline type memory system |
| JPS6421786A (en) * | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
| JPH0291877A (en) * | 1988-09-27 | 1990-03-30 | Nec Corp | Semiconductor storage device |
| JPH02166696A (en) * | 1988-12-21 | 1990-06-27 | Hitachi Ltd | Memory |
-
1990
- 1990-11-08 JP JP2303468A patent/JPH04176094A/en active Pending
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