JPH04176087A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To suppress the increase in chip area and to decrease current consumption to the utmost by providing a plurality of memory cells which are connected to bit lines, a sense amplifier for differentially amplifying the potential difference between the bit lines, and switches for dividing the bit lines. CONSTITUTION:A memory cell 1a (or 1b) which is located on the side of a sense amplifier 5 from a signal line 6 is selected. When the potential of a word line 2a (or 2b) is 'H' and the potentials of other word lines 2a or 2b and 2c and 2d are 'L', the voltage of the signal line 6 is made to be 'L'. Then, MOS transistors 4a and 4b become non-conductive. One half of bit lines 3a and 3b is separated from the sense amplifier. Therefore, the charging and discharging currents can be decreased to about 1/2. When the opposite side of the sense amplifier 5 is used, the switches 4a and 4b are turned ON, and the total charging and discharging current when all memory cells are accessed can be decreased to about 3/4. Thus, the increase in chip area is suppressed utmost, and the charging and discharging currents of the bit lines can be decreased.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、消費電流を低減するだめの素子を有する半導
体記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a semiconductor memory device having an element for reducing current consumption.

〈従来の技術〉 第４図に従来の半導体記憶装置の一例の要部を模式的に
示す。１ａ、１ｂｕメモリセル、２ａ。<Prior Art> FIG. 4 schematically shows a main part of an example of a conventional semiconductor memory device. 1a, 1bu memory cell, 2a.

２ｂはワード線、３ａ、３ｂはビット線、５はセンスア
ンプを示している。また、メモリセ／Ｉ／ｌａにワード
線２ａとビット１ｌＪ３ａ、メモリセル１ｂにワード線
２ｂとビット線３ｂが接続されている。2b is a word line, 3a and 3b are bit lines, and 5 is a sense amplifier. Further, a word line 2a and a bit 11J3a are connected to the memory cell /I/la, and a word line 2b and a bit line 3b are connected to the memory cell 1b.

センスアンプは、メモリセル］ａ＋］ｂからビット線ａ
ａ、３ｂに出力される微小な電位差を差動増幅し、その
電位差でメモリセルｌａ、ｌｂに書き込まれている情報
を検出する。The sense amplifier connects the memory cell ]a+]b to the bit line a.
The minute potential difference outputted to the memory cells a and 3b is differentially amplified, and the information written in the memory cells la and lb is detected using the potential difference.

〈発明が解決しようとする課題〉 従来の技術では、ｌ−つのメモリセルの情報を読み出す
場合、ビット線全体を増幅するため、ビット線の充放電
電流が多くなる。電流を減少させる方法としては、ビッ
ト線を短くして、ビット線容量を小さくする方法がある
が、これでは、デコーダーやセンスアンプが増え、その
ためにチップ面積が増大し、コヌト高になってしまう。<Problems to be Solved by the Invention> In the conventional technology, when reading information from one memory cell, the entire bit line is amplified, so the charge/discharge current of the bit line increases. One way to reduce the current is to shorten the bit line and reduce the bit line capacitance, but this increases the number of decoders and sense amplifiers, which increases the chip area and increases the chip height. .

そこで、本発明は、チップ面積の増大を極力抑え、更に
、消費電流を減少させることのできる半導体記憶装置を
提供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device that can suppress an increase in chip area as much as possible and further reduce current consumption.

く課題を解決するための手段〉 本発明の半導体記憶装置は、ビット線と、該ビット線に
接続された複数のメモリセル並びに該ビット線間の電位
差を差動増幅させる七ンヌアンプを有する半導体記憶装
置において、前記ビット線を分割するためのスイッチを
設けたことを特徴とする。Means for Solving the Problems> A semiconductor memory device of the present invention has a bit line, a plurality of memory cells connected to the bit line, and a seven-channel amplifier that differentially amplifies the potential difference between the bit lines. The device is characterized in that a switch for dividing the bit line is provided.

く作　用〉 本発明を用いることにより、データを読み出すメモリセ
ルが、スイッチに対して、センスアンプ側であるときに
は、スイッチをオフにし、センスアンプと反対側のとき
は、スイッチをオンにする。By using the present invention, when the memory cell from which data is to be read is on the sense amplifier side of the switch, the switch is turned off, and when the memory cell is on the opposite side from the sense amplifier, the switch is turned on.

例えば、スイッチをビット線の中央に１つ設置した場合
は、データを読み出すメモリセルが、スイッチに対して
、センスアンプ側であるときには、スイッチをオフにす
ることで、センスアンプに接続されるビット線の長さを
半分に出来るため、充放電電流を約１／２に減少できる
。また、データを読み出すメモリセルがセンスアンプと
反対側のときは、スイッチをオンにし、ビット線全体を
センスアンプと接続する。このときは、充放電電流は、
従来のままである。このようにして、全メモリセルにア
クセスしたときのトータルの充放ｔ［流は約３／４　に
減少することができる。For example, if one switch is installed in the center of the bit line, and the memory cell from which data is to be read is on the sense amplifier side of the switch, turning off the switch will cause the bit line connected to the sense amplifier to Since the length of the wire can be halved, the charging/discharging current can be reduced to about 1/2. Furthermore, when the memory cell from which data is to be read is on the opposite side of the sense amplifier, the switch is turned on and the entire bit line is connected to the sense amplifier. At this time, the charge/discharge current is
It remains the same as before. In this way, the total charging t[flow when all memory cells are accessed can be reduced by about 3/4.

〈実施例〉 以下、本発明の実施例について、詳細に説明する０ 第１図に本発明の一実施例の要部を模式的に示す。ｌａ
、Ｉｔｚ　　Ｉｃ、１ｄｌｄメモリセル、２ａ。<Example> Hereinafter, an example of the present invention will be described in detail. FIG. 1 schematically shows a main part of an example of the present invention. la
, Itz Ic, 1dld memory cell, 2a.

２ｂＴ　　２ｃ、２ｄはワード線、３ａ、３ｂはビット
線、４ａ、４ｂは、ビット線の中央部に設けられたスイ
ッチングＭＯ８）ランジスタ、５にセンスアンプ、６は
信号線を示している。また、メモリセ／ｌ／ｌａには、
ワード線２ａとビット線３ａ、メモリセルｌｂには、ワ
ード線２ｂとビット線３ｂ、メモリセルＩＣには、ワー
ド線２　Ｃ、！：　ヒツト線３に、メモリセ／Ｉ／ｌｄ
Ｋは、ワード線２ｄとビット線３ｂが接続されている。2bT 2c and 2d are word lines, 3a and 3b are bit lines, 4a and 4b are switching MOSFETs provided in the center of the bit lines, 5 is a sense amplifier, and 6 is a signal line. Also, in memory cell /l/la,
Word line 2a and bit line 3a, memory cell lb has word line 2b and bit line 3b, memory cell IC has word line 2C,! : Memory cell/I/ld to human line 3
K is connected to the word line 2d and bit line 3b.

次に・スイッチング動作について述べる。Next, we will discuss the switching operation.

まず、信号線６よりセンスアンプ５側にあるメモリセ／
Ｌ’ｌａ（又はｌｂ）が選択され、ワード線２ａ（又ｆ
１２ｂ）の電位を′Ｈ″、その他のワード線１ａ又はｌ
ｂ、およびｌｃ、Ｉｄの電位が’Ｌ′のとき、信号線６
の電圧を、′Ｌ″にすることにより、ＭＯＳトランジヌ
タ４ａ、４ｂが非導通となり、ビット線３ａ＋３ｂの半
分がセンスアンプから切り離されるため、充放電電流を
約１／２　に減少させることが出来る。次に、信号線６
に対して、センスアンプ５と反対側にあるメモリセ／ｌ
／ＩＣ（又はｌｄ）が選択され、ワード線２ｃ（又は２
ｄ）のうち１つの電位が１Ｈ′、その他のワード線１ｃ
又はＩｄおよびＩａ、Ｉｂの電位がＬ′の時、信号線６
の電位をＨ′にすることにより、ＭＯＳ）ランジスタ４
ａ、４ｂが導通となり、ビット線全体がセンスアンプと
つながるため、充放電電流は、従来の！、まである。従
って、全メモリセ／ｌ’にアクセスした時の全充放電電
流は、約３／４　に減少する。First, the memory cell/cell located on the sense amplifier 5 side from the signal line 6
L'la (or lb) is selected and word line 2a (or f
12b) to 'H', and the other word lines 1a or l.
When the potential of b, lc, and Id is 'L', the signal line 6
By setting the voltage to ``L'', MOS transistors 4a and 4b become non-conductive, and half of bit lines 3a+3b are separated from the sense amplifier, so that the charging and discharging current can be reduced to about 1/2. Next, signal line 6
On the other hand, the memory cell/l on the opposite side of the sense amplifier 5
/IC (or ld) is selected and word line 2c (or 2
d), one of the word lines has a potential of 1H', and the other word line 1c
Or when the potentials of Id, Ia, and Ib are L', the signal line 6
By setting the potential of MOS) transistor 4 to H',
Since a and 4b become conductive and the entire bit line is connected to the sense amplifier, the charging/discharging current is as low as the conventional ! , even. Therefore, the total charging/discharging current when all memory cells/l' are accessed is reduced to about 3/4.

上記動作は、ワード線をアドレス順になるようにレイア
ウトすることにより、選択されるワード線がどこである
かは、ロウアドレスの取り込みと同時に判断できる。例
えば、センスアンプ側表ロウアドレスが増加するような
配置のとき、ビット線を２分割するときは、ロウアドレ
スの最上位アドレスにより、信号線６のどちら側に選択
されるワード線があるかが判断できる。すなわち、最上
位アドレスが％Ｈ１であれば、信号線６をＬ＃にして、
４ａ、４ｂをオフにし、′″Ｌ’であれば、信号線６を
Ｈ＃にし、４ａ、４ｂをオンにすればよい。また、４分
割する場合は、ロウアドレスの上位２アドレスで判断で
き、３分割のときは、内部にアドレス比較回路等を持つ
ことにより判断できる。In the above operation, by laying out the word lines in the order of their addresses, the word line to be selected can be determined at the same time as the row address is fetched. For example, when the bit line is divided into two in an arrangement where the number of row addresses on the sense amplifier side increases, the most significant address of the row address determines which side of the signal line 6 the selected word line is located. I can judge. That is, if the highest address is %H1, signal line 6 is set to L#,
Turn off 4a and 4b, and if it is ``L'', set signal line 6 to H# and turn on 4a and 4b.Also, when dividing into 4, it can be determined by the upper 2 addresses of the row address. , 3 divisions can be determined by having an internal address comparison circuit or the like.

次に、信号線を２本有する場合の実施例について述べる
。Next, an embodiment in which there are two signal lines will be described.

第２図に上記実施例の要部の模式図を示す。第２図にお
いて、ｌａ、１ｂ＋　　１ｃ＋　　］ｄ＋　　ｌｅ。FIG. 2 shows a schematic diagram of the main parts of the above embodiment. In FIG. 2, la, 1b+ 1c+ ]d+ le.

Ｉｆｌｄメモリセル、２ａｐ　２ｂｙ　２ｃ、２ｄ、２
ｅ＋２ｆはワード線、３ａ、３ｂはビット線、４ａ＋４
　ｂ　＋　４　ｃ　＋　　４　ｄはＭＯＳのトランジス
タ、５はセンスアンプ、６ａ＋６ｂは信号線を示す。ま
た、メモリセル１ａＫは、ワード線２ａとビット線３ａ
、メモリセ／Ｌ’ｌｂＫは、ワード線２ｂとビット線３
ｂ、メモリセル】Ｃには、ワード線２ｃとビット線３ａ
、メモリセルｌｄＫは、ワード線２ｄとビット線３ｂ、
メモリセル１ｅには、ワード線１ｅとビット線３ａ、メ
モリセ／Ｘ／］　ｆＫは、ワード線Ｉｆとビット線３ｂ
が、それぞれ接続され、ビット線３ａ、３ｂを３等分す
る位置に、ＭＯＳトランジスタ４　ａ、　４　ｂｔ　４
　ｃｔ　　４　ｄ及び信号線６ａ、６ｂを設置する。Ifld memory cell, 2ap 2by 2c, 2d, 2
e+2f is a word line, 3a, 3b are bit lines, 4a+4
b + 4 c + 4 d is a MOS transistor, 5 is a sense amplifier, and 6a+6b is a signal line. Furthermore, the memory cell 1aK has a word line 2a and a bit line 3a.
, memory cell/L'lbK is connected to word line 2b and bit line 3.
b, memory cell] C has a word line 2c and a bit line 3a.
, memory cell ldK has a word line 2d and a bit line 3b,
The memory cell 1e has a word line 1e and a bit line 3a, and a memory cell /X/] fK has a word line If and a bit line 3b.
are connected to each other, and MOS transistors 4a and 4bt4 are connected to each other at positions dividing the bit lines 3a and 3b into three equal parts.
Install ct 4 d and signal lines 6a and 6b.

次に、２本の信号線６ａ、６ｂを用いたヌイノチング動
作について述べる。Next, a null notching operation using the two signal lines 6a and 6b will be described.

メモリセ／Ｌ／ｌａ（又はＩｂ）が選択され、ワード線
２ａ（又は２ｂ）の電位がＨｙ、その他のワード線１ａ
又はｌｂおよびｌｃ、１ｄ＋　　１ｅｔ１ｆの電位が％
Ｌ″の時、信号線６ａの電位をＬ＃にすることにより、
ＭＯＳ）ランジヌタ４ａ、４ｂが非導通とな９、ビット
線８　ａ　Ｔ　３　ｂの２／３　がセンスアンプから切
り離されるため、充放電電流が約】／３に減少できる。Memory cell /L/la (or Ib) is selected, the potential of the word line 2a (or 2b) is Hy, and the other word lines 1a
Or the potential of lb and lc, 1d+ 1et1f is %
By setting the potential of the signal line 6a to L# when the signal is L'',
Since the MOS) range nullers 4a and 4b are rendered non-conductive and 2/3 of the bit line 8aT3b is disconnected from the sense amplifier, the charging/discharging current can be reduced to about /3.

次に、メモリセ／ｌ／Ｉｃ（又は１ｄ）のうちどれかが
選択され、ワード線２ｃ（又は２ｄ）のうち１つの電位
が１１　Ｈ＃、その他のワード線】Ｃ又は１ｄおよび１
ａ＋　　１ｂ、ｌｅｔ　　Ｉｆの電位がＬ２の時、信号
線６ａの電位をＨ″、６ｂの電位をＬ′にすることによ
り、ＭＯＳ）ランジスタ４ａ、４ｂが導通、４ｃ、４ｄ
が非導通となり、ビット線３ａ、３ｂのｌ／３　がセン
スアンプから切り離されるため、充放電電流が２／３　
に減少できる。次に、メモリセルＩｅ（又はＩｆ）が選
択され、ワード線２ｅ（又は２ｆ）の電位がＨｚ、その
他のワード線１ｅ又１ｄｌｆおよびＩａ＋　　］ｂ、ｌ
ｃ。Next, one of the memory cells /l/Ic (or 1d) is selected, and one of the word lines 2c (or 2d) has a potential of 11 H#, the other word lines ]C or 1d and 1
When the potential of a+ 1b, let If is L2, by setting the potential of the signal line 6a to H'' and the potential of 6b to L', the MOS) transistors 4a and 4b become conductive, and 4c and 4d
becomes non-conductive, and 1/3 of the bit lines 3a and 3b are disconnected from the sense amplifier, so the charging/discharging current is reduced to 2/3.
can be reduced to Next, the memory cell Ie (or If) is selected, the potential of the word line 2e (or 2f) is Hz, and the other word lines 1e or 1dlf and Ia+ ]b, l
c.

１ｄがＬ＃の時、信号線６ａ、６ｂの電位をＩＨ＃にす
ることにより、ＭＯＳ）ランジヌタ４ａ、４ｂ＋　　４
ｃ、４ｄが導通し、従来と同じ充放電電流が流れる。従
って全メモリセルをアクセスした時の全充放電電流は約
２／３　に減少する。When 1d is L#, by setting the potential of the signal lines 6a and 6b to IH#, the MOS) range nut 4a, 4b+4
c and 4d become conductive, and the same charging and discharging current as before flows. Therefore, the total charging/discharging current when all memory cells are accessed is reduced to about 2/3.

本実施例では、フォールデッドピノ）線方式について説
明したが、オープンビット線方式についても、第３図に
示す様に、センスアンプ５に関して、左右同じ位置に信
号線６ａ、６ｂ及びＭＯＳトランジスタ４ａ、４ｂを設
け、ワード線１ａ。In this embodiment, the folded pinot line method has been described, but the open bit line method is also applicable, as shown in FIG. 4b and a word line 1a.

ｌｂ＋　　ｌｃ、ｌｄのアドレスがセンスアンプ５から
外に向って増加（減少）するようにレイアウトすれば、
ロウアドレスの上位アドレスにより、フォールデッドビ
ット方式の場合と同様に判断できる。If the layout is arranged so that the addresses of lb+lc, ld increase (decrease) outward from the sense amplifier 5,
Judgment can be made in the same way as in the folded bit method based on the upper address of the row address.

また、信号線およびＭＯＳトランジヌタの数は、レイア
ウト的制限や、センスアンプから遠くのワード線が選択
された時のビット線容量（ジャンクション容量、配線容
量、線間容量およびＭＯＳ）ランジヌタの容量）との兼
合いにより決定される必要がある。In addition, the number of signal lines and MOS transistors is determined by layout limitations and the bit line capacitance (junction capacitance, wiring capacitance, line capacitance, and MOS transistor capacitance) when a word line far from the sense amplifier is selected. It is necessary to decide based on the balance between

〈発明の効果〉 以上、実施例を用いて詳細に説明した様に、本発明は、
ビット線を分割するためのヌイノチ素子を追加すること
で、チップ面積の増大を極力抑え、ピント線の充放電電
流を減少させることができる。<Effects of the Invention> As described above in detail using examples, the present invention has the following effects:
By adding a Nui-no-chi element for dividing the bit line, it is possible to suppress an increase in chip area as much as possible and reduce the charge/discharge current of the focus line.

これにより、デバイスとして消費電力も低くできるため
、電池バックアップ等の低消費電力Ｓ／ヌテムへの応用
が可能である。As a result, the power consumption of the device can be reduced, making it possible to apply it to low power consumption S/NUTEM such as battery backup.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図及び第３図は、それぞれ本発明の一実施
例の要部回路図である。 第４図は、従来の半導体記憶装置の要部回路図である。 符号の説明 １ａ＋　　１ｂ＋　　ｔｃ、１ｄ＋　　１ｅ＋　　ｉｆ
：メモリセ　ｌし、　　　　２ａ、　　　２ｂ＋　　　
２ｃ＋　　　２ｄｔ　　　２ｅ＋　　　２ｆ　　：ワー
ド線、　　３ａ、３ｂ：ビット線、　　４ａ＋４ｂ、４
ｃ、４ｄ：ＭＯＳ）ランジヌタ、　５：センスアンプ、
　６．６ａ、６ｂ：信号線。FIGS. 1, 2, and 3 are circuit diagrams of essential parts of an embodiment of the present invention, respectively. FIG. 4 is a circuit diagram of a main part of a conventional semiconductor memory device. Explanation of symbols 1a+ 1b+ tc, 1d+ 1e+ if
: Memories, 2a, 2b+
2c+ 2dt 2e+ 2f: Word line, 3a, 3b: Bit line, 4a+4b, 4
c, 4d: MOS) range nut, 5: sense amplifier,
6.6a, 6b: Signal lines.

Claims (1)

【特許請求の範囲】[Claims] １、ビット線と、該ビット線に接続された複数のメモリ
セルと、該ビット線間の電位差を差動増幅させるセンス
アンプとを有する半導体記憶装置において、前記ビット
線を分割するためのスイッチを設けたことを特徴とする
半導体記憶装置。1. In a semiconductor memory device having a bit line, a plurality of memory cells connected to the bit line, and a sense amplifier that differentially amplifies the potential difference between the bit lines, a switch for dividing the bit line is provided. A semiconductor memory device characterized in that: