JPH0417541B2 - - Google Patents
Info
- Publication number
- JPH0417541B2 JPH0417541B2 JP61220886A JP22088686A JPH0417541B2 JP H0417541 B2 JPH0417541 B2 JP H0417541B2 JP 61220886 A JP61220886 A JP 61220886A JP 22088686 A JP22088686 A JP 22088686A JP H0417541 B2 JPH0417541 B2 JP H0417541B2
- Authority
- JP
- Japan
- Prior art keywords
- sub
- processor
- control signal
- master processor
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 18
- 238000012546 transfer Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
マスタプロセツサからの制御信号によりフリツ
プフロツプをセツトし、この制御信号を順次複数
のサブプロセツサに転送して、最後のサブプロセ
ツサからの制御信号によりフリツプフロツプをリ
セツトし、所定期間内にリセツトされない時は暴
走状態と判断するものである。簡単な構成でマル
チプロセツサの暴走を検出できるものである。[Detailed Description of the Invention] [Summary] A flip-flop is set by a control signal from a master processor, this control signal is sequentially transferred to a plurality of sub-processors, the flip-flop is reset by a control signal from the last sub-processor, and the flip-flop is reset to a predetermined value. If it is not reset within the period, it is determined that there is a runaway condition. A runaway multiprocessor can be detected with a simple configuration.
本発明は、マスタプロセツサと複数のサブプロ
セツサとからなるマルチプロセツサの暴走検出回
路に関するものである。
The present invention relates to a runaway detection circuit for a multiprocessor including a master processor and a plurality of subprocessors.
複数のサブプロセツサによりそれぞれ複数の装
置を制御し、それらのサブプロセツサをマスタプ
ロセツサにより制御するマルチプロセツサに於い
て、簡単な構成で暴走検出を可能とすることが要
望されている。 In a multiprocessor in which a plurality of subprocessors each control a plurality of devices, and the subprocessors are controlled by a master processor, it is desired to be able to detect runaway with a simple configuration.
プロセツサによる制御状態が正常であるか否か
を監視する方式として、従来は、例えば、プログ
ラムメモリの予め定められた範囲内のアクセスア
ドレスではないことを検出した時に、プログラム
暴走と判断してアラーム信号を出力する方式や、
ハードクロツクによりマイクロプロセツサに割込
要求を行い、割込処理により発生されるソフトク
ロツクと、ハードクロツクとを比較して、ハード
クロツクに対してソフトクロツクが発生しない場
合に、異常と判断してアラーム信号を出力する方
式等がある。
Conventionally, as a method for monitoring whether the control state by the processor is normal or not, for example, when it is detected that the access address is not within a predetermined range of the program memory, it is determined that the program has runaway and an alarm signal is sent. The method of outputting
An interrupt request is sent to the microprocessor by the hard clock, and the soft clock generated by the interrupt processing is compared with the hard clock. If the soft clock does not occur compared to the hard clock, it is determined that there is an abnormality and an alarm is generated. There are methods for outputting signals.
従つて、マルチプロセツサに於いても、各プロ
セツサ対応に前述の監視手段を設けて、暴走検出
を行うことができる。 Therefore, even in a multiprocessor, runaway detection can be performed by providing the above-mentioned monitoring means for each processor.
マルチプロセツサの暴走検出手段として、前述
のように、プロセツサ対応に暴走検出手段を設け
た場合は、何れのプロセツサに暴走が発生したか
を検出することが可能となるが、マルチプロセツ
サを構成するプロセツサ数が多くなると、それに
対応して暴走検出手段を多く設けることになり、
装置規模が大きくなつて高価となる欠点がある。
As described above, if a runaway detection means is provided for each processor, it will be possible to detect which processor a runaway has occurred in. As the number of processors increases, correspondingly more runaway detection means are required.
The disadvantage is that the equipment becomes large and expensive.
本発明は、マスタプロセツサと複数のサブプロ
セツサとからなるマルチプロセツサに於いて、簡
単な構成で暴走検出を可能とすることを目的とす
るものである。 SUMMARY OF THE INVENTION An object of the present invention is to enable runaway detection with a simple configuration in a multiprocessor consisting of a master processor and a plurality of subprocessors.
本発明のマルチプロセツサの暴走検出回路は、
マスタプロセツサからの制御信号を順次サブプロ
セツサに転送して、データの授受を行うことを利
用したものであり、第１図を参照して説明する。
The multiprocessor runaway detection circuit of the present invention includes:
It utilizes the fact that control signals from a master processor are sequentially transferred to sub-processors to exchange data, and will be explained with reference to FIG.
それぞれ複数の装置（図示を省略）の制御を行
う複数のサブプロセツサ１−１〜１−ｎと、これ
らのサブプロセツサ１−１〜１−ｎの共通の情報
の処理を行つて、これらのサブプロセツサ１−１
〜１−ｎのそれぞれを順次制御するマスタプロセ
ツサ２とを備えたマスタプロセツサに於いて、マ
スタプロセツサ２との間で最初にデータの受け渡
しを行うサブプロセツサ１−１への制御信号によ
つてセツトされ、最後にデータの受け渡しを行う
サブプロセツサ１−ｎからの制御信号によつてリ
セツトされるフリツプフロツプ３と、タイマ部５
等からの所定周期の信号をカウントし、マスタプ
ロセツサ２からの制御信号によつてクリアされる
カウンタ部４とを備えている。 A plurality of sub-processors 1-1 to 1-n each control a plurality of devices (not shown), and process information common to these sub-processors 1-1 to 1-n. 1
In a master processor equipped with a master processor 2 that sequentially controls each of A flip-flop 3, which is reset by a control signal from the sub-processor 1-n which finally transfers data, and a timer section 5.
The counter section 4 counts signals of a predetermined period from the master processor 2 and is cleared by a control signal from the master processor 2.
フリツプフロツプ３がセツトされた後、所定期
間内にリセツトされないことをマスタプロセツサ
２が識別すると、制御信号の送出を停止する。そ
れによつてカウンタ部４のクリアが行われないの
で、カウント内容が所定値以上となり、暴走検出
信号が出力され、その暴走検出信号によつて例え
ばフリツプフロツプ６がリセツトされ、その端
子出力信号が“１”となつて、マスタプロセツサ
２に暴走検出の割込信号として加えられる。な
お、カウンタ部４の暴走検出信号をマスタプロセ
ツサ２へ暴走検出の割込信号として加えることも
できる。 When master processor 2 determines that flip-flop 3 is not reset within a predetermined period of time after being set, it stops sending control signals. As a result, the counter section 4 is not cleared, so the count content exceeds a predetermined value, a runaway detection signal is output, and the flip-flop 6 is reset by the runaway detection signal, and its terminal output signal becomes "1". ” and is added to the master processor 2 as an interrupt signal to detect runaway. Note that the runaway detection signal from the counter section 4 can also be applied to the master processor 2 as an interrupt signal for detecting runaway.
複数のサブプロセツサ１−１〜１−ｎは制御信
号を順次転送するように接続されており、マスタ
プロセツサ２との間で最初にデータの受け渡しを
行うサブプロセツサ１−１に制御信号が加えられ
ると、その制御信号によりフリツプフロツプ３は
セツトされ、処理終了により順次転送される制御
信号が最後にデータの受け渡しを行うサブプロセ
ツサ１−ｎから出力されると、その制御信号によ
りフリツプフロツプ３はリセツトされる。
The plurality of sub-processors 1-1 to 1-n are connected to sequentially transfer control signals, and when the control signal is applied to the sub-processor 1-1 that first exchanges data with the master processor 2, , the flip-flop 3 is set by the control signal, and when the control signals sequentially transferred upon completion of processing are finally output from the sub-processors 1-n which exchange data, the flip-flop 3 is reset by the control signal.
フリツプフロツプ３がセツトされた後、所定期
間経過後にリセツトされることをマスタプロセツ
サ２が識別すると、次の制御信号を送出するが、
所定期間経過後もリセツトされないことを識別す
ると、次の制御信号の送出を停止する。それによ
つて、カウンタ部４はクリアされないので、カウ
ント内容が大きくなり、所定値以上となると、暴
走検出信号が出力される。それに伴つてマスタプ
ロセツサ２に割込信号が加えられ、例えば、シス
テムリセツトが行われる。 When the master processor 2 recognizes that the flip-flop 3 will be reset after a predetermined period of time has elapsed after it has been set, it sends the next control signal.
When it is determined that the reset has not been performed after a predetermined period of time has elapsed, the transmission of the next control signal is stopped. As a result, the counter section 4 is not cleared, and when the count increases and exceeds a predetermined value, a runaway detection signal is output. Along with this, an interrupt signal is applied to the master processor 2, and, for example, a system reset is performed.
以下図面を参照して本発明の実施例について詳
細に説明する。
Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の実施例のブロツク図であり、
１１−１〜１１−ｎはサブプロセツサ（SPU）、
１２はマスタプロセツサ（MPU）１３はフリツ
プフロツプ、１４はデコーダ（DEC）、１５はウ
オツチドツグタイマ回路（WDT）、１６はメイ
ンメモリ（MM）、１７はランダムアクセスメモ
リ（RAM）、１８はメインバス、１９はサブバ
ス、２０はインバータ、２１〜２４はゲート回
路、２５はドライバ、２６は発光ダイオード、２
７は電流制限用抵抗、Ｖは電源電圧である。 FIG. 2 is a block diagram of an embodiment of the present invention,
11-1 to 11-n are subprocessors (SPU),
12 is a master processor (MPU), 13 is a flip-flop, 14 is a decoder (DEC), 15 is a watchdog timer circuit (WDT), 16 is a main memory (MM), 17 is a random access memory (RAM), and 18 is a Main bus, 19 is a sub bus, 20 is an inverter, 21 to 24 are gate circuits, 25 is a driver, 26 is a light emitting diode, 2
7 is a current limiting resistor, and V is a power supply voltage.
サブプロセツサ１１−１〜１１−ｎは、第１図
に於けるサブプロセツサ１−１〜１−ｎに相当
し、マスタプロセツサ１２は第１図に於けるマス
タプロセツサ２に相当し、フリツプフロツプ１３
は第１図に於けるフリツプフロツプ３に相当し、
デコーダ１４及びマスタプロセツサ１２が、第１
図に於けるタイマ部５に相当し、ウオツチドツグ
タイマ回路１５とマスタプロセツサ１２とにより
第１図に於けるカウンタ部４とフリツプフロツプ
６との機能を実現している。 The sub-processors 11-1 to 11-n correspond to the sub-processors 1-1 to 1-n in FIG. 1, the master processor 12 corresponds to the master processor 2 in FIG.
corresponds to flip-flop 3 in Fig. 1,
The decoder 14 and the master processor 12
It corresponds to the timer section 5 in the figure, and the watchdog timer circuit 15 and master processor 12 realize the functions of the counter section 4 and flip-flop 6 in FIG.
サブプロセツサ１１−１〜１１−ｎは、図示を
省略した複数の装置の制御及び監視を行うもので
あり、監視情報に基づいてそれぞれの装置を制御
し、又は監視情報をマスタプロセツサ１２に転送
し、マスタプロセツサ１２からの制御情報に従つ
て各装置の制御を行うものである。サブプロセツ
サ１１−１〜１１−ｎとマスタプロセツサ１２と
の間は、ランダムアクセスメモリ１７を介して各
種の情報の転送が行われる。 The sub-processors 11-1 to 11-n control and monitor a plurality of devices (not shown), and control each device based on monitoring information, or transfer the monitoring information to the master processor 12. , and controls each device according to control information from the master processor 12. Various types of information are transferred between the sub-processors 11-1 to 11-n and the master processor 12 via the random access memory 17.
マスタプロセツサ１２は、一定周期で制御信号
を形成する為の特定アドレスをメインバス１８に
出力し、その特定アドレスはデコーダ１４により
デコードされ、デコード出力が“１”の時は、ゲ
ート回路２１，２２が開かれ、又その立上りをマ
スタプロセツサ１２の割込信号とする。又デコー
ダ出力が“０”の時は、インバータ２０を介して
最初のサブプロセツサ１１−１に対する制御信号
となり、又ゲート回路２３，２４が開かれる。 The master processor 12 outputs a specific address for forming a control signal at a constant cycle to the main bus 18, and the specific address is decoded by the decoder 14. When the decode output is "1", the gate circuit 21, 22 is opened, and its rising edge is used as an interrupt signal for the master processor 12. When the decoder output is "0", it becomes a control signal to the first sub-processor 11-1 via the inverter 20, and the gate circuits 23 and 24 are opened.
サブプロセツサ１１−１は、この制御信号の立
上りを割込信号として動作し、マスタプロセツサ
１２からランダムアクセスメモリ１７の所定領域
に書込まれた制御情報を、ゲート回路２４からサ
ブバス１９を介して読取り、又監視情報等をサブ
バス１９からゲート回路２３を介してランダムア
クセスメモリ１７の所定領域に書込み、その処理
が終了した時に、制御信号を次のサブプロセツサ
１１−２へ割込信号として転送する。 The sub-processor 11-1 operates using the rising edge of this control signal as an interrupt signal, and reads the control information written from the master processor 12 into a predetermined area of the random access memory 17 from the gate circuit 24 via the sub-bus 19. , monitoring information, etc. are written from the sub-bus 19 to a predetermined area of the random access memory 17 via the gate circuit 23, and when the processing is completed, a control signal is transferred to the next sub-processor 11-2 as an interrupt signal.
このサブプロセツサ１１−２は、前述の場合と
同様に、ランダムアクセスメモリ１７の所定領域
に書込まれた制御情報を読取り、又監視情報等を
書込み、その処理の終了により制御信号を次のサ
ブプロセツサ１１−３へ転送する。 As in the case described above, this sub-processor 11-2 reads control information written in a predetermined area of the random access memory 17, writes monitoring information, etc., and upon completion of the processing, transfers the control signal to the next sub-processor 11-2. Transfer to -3.
制御信号が順次サブプロセツサに転送されて、
マスタプロセツサ１２との間の情報の授受が行わ
れ、最後のサブプロセツサ１１−ｎがマスタプロ
セツサ１２との間の情報の授受を終了すると、制
御信号がフリツプフロツプ１３のリセツト端子Ｒ
に加えられる。従つて、サブプロセツサを多数設
けて分散制御を行わせる場合でも、マスタプロセ
ツサ１２との間でランダムアクセスメモリ１７を
介して所望の情報を円滑に受け渡しできることに
なる。 Control signals are sequentially transferred to subprocessors,
Information is exchanged with the master processor 12, and when the last sub-processor 11-n finishes exchanging information with the master processor 12, a control signal is sent to the reset terminal R of the flip-flop 13.
added to. Therefore, even when a large number of subprocessors are provided to perform distributed control, desired information can be smoothly exchanged with the master processor 12 via the random access memory 17.
又フリツプフロツプ１３は、最初に情報の授受
を行うサブプロセツサ１１−１に対する制御信号
がセツト端子Ｓに加えられてセツトされ、最後に
情報の授受を行うサブプロセツサ１１−ｎからの
制御信号がリセツト端子Ｒに加えられてリセツト
され、その出力端子Ｑの状態は、メインバス１８
を介してマスタプロセツサ１２に読取られる。 In addition, the flip-flop 13 is set by applying a control signal to the sub-processor 11-1, which first sends and receives information, to the set terminal S, and finally, a control signal from the sub-processor 11-n, which sends and receives information, is applied to the reset terminal R. is added and reset, and the state of its output terminal Q is the same as that of the main bus 18.
The data is read by the master processor 12 via the .
この場合、正常であれば、所定期間内にサブプ
ロセツサ１１−１〜１１−ｎに於ける情報の授受
が順次行われるので、フリツプフロツプ１３はリ
セツトされるが、サブプロセツサ１１−１〜１１
−ｎの何れか一つでも暴走状態であると、それ以
降のサブプロセツサに制御信号が加えられなくな
るので、最後のサブプロセツサ１１−ｎから制御
信号が出力されないことになり、フリツプフロツ
プ１３はリセツトされない。従つて、セツトされ
たフリツプフロツプ１３が所定期間経過してもリ
セツトされない場合は、サブプロセツサ１１−１
〜１１−ｎの何れかが暴走したと判断することが
できる。 In this case, if it is normal, the subprocessors 11-1 to 11-n would sequentially exchange information within a predetermined period, so the flip-flop 13 would be reset;
If any one of -n is in a runaway state, no control signal will be applied to subsequent sub-processors, so no control signal will be output from the last sub-processor 11-n, and flip-flop 13 will not be reset. Therefore, if the set flip-flop 13 is not reset after a predetermined period of time, the subprocessor 11-1
It can be determined that any one of 11-n to 11-n has gone out of control.
又フリツプフロツプ１３の出力端子Ｑに、イン
バータ２５を介して発光ダイオード２６が接続さ
れており、出力端子Ｑが“１”となると、＋Ｖの
電圧により発光ダイオード２６に電流が流れて発
光する。サブプロセツサ１１−１〜１１−ｎが正
常の場合は、一定周期でフリツプフロツプ１３の
出力端子Ｑは“１”と“０”とになり、又異常の
場合は、“１”が継続される。又マスタプロセツ
サ１２が異常の場合は、制御信号が送出されない
ので、“０”の継続となるから、発光ダイオード
２６により正常か否かの表示が可能となる。 A light emitting diode 26 is connected to the output terminal Q of the flip-flop 13 via an inverter 25, and when the output terminal Q becomes "1", a current flows through the light emitting diode 26 due to the voltage of +V, and it emits light. When the sub-processors 11-1 to 11-n are normal, the output terminal Q of the flip-flop 13 becomes "1" and "0" at regular intervals, and when the sub-processors 11-1 to 11-n are abnormal, it continues to be "1". Furthermore, if the master processor 12 is abnormal, the control signal is not sent out, so it continues to be "0", so that the light emitting diode 26 can indicate whether it is normal or not.
又ウオツチドツグタイマ回路１５は、サブプロ
セツサ１１−１〜１１−ｎが総て正常に動作して
いる時に、デコーダ１４の出力信号の立上りを基
に、マスタプロセツサ１２からメインバス１８を
介してリセツトされ、このリセツトが行われない
場合は、所定の期間が経過した後、マスタプロセ
ツサ１２に暴走検出として割込信号を加えること
になり、第１図に於けるカウンタ部４とフリツプ
フロツプ６とからなる構成に対応した動作を行う
ものである。 Also, the watchdog timer circuit 15 transmits a signal from the master processor 12 via the main bus 18 based on the rising edge of the output signal of the decoder 14 when all the sub-processors 11-1 to 11-n are operating normally. If the reset is not performed, an interrupt signal is applied to the master processor 12 as a runaway detection after a predetermined period has elapsed, and the counter section 4 and flip-flop 6 in FIG. It performs operations corresponding to a configuration consisting of the following.
第３図は本発明の実施例の動作説明図であり、
ａはデコーダ１４のデコード出力の制御信号、ｂ
はマスタプロセツサ１２の動作期間、ｃ〜ｅはサ
ブプロセツサ１１−１，１１−２，１１−ｎの動
作期間、ｆ〜ｈはフリツプフロツプ１３の出力端
子Ｑの状態を示し、ｆは正常時、ｇはサブプロセ
ツサ１１−１〜１１−ｎの何れかが異常の場合、
ｈはマスタプロセツサ１２が異常の場合を示す。 FIG. 3 is an explanatory diagram of the operation of the embodiment of the present invention,
a is a control signal for the decoded output of the decoder 14, b
indicates the operating period of the master processor 12, c to e indicates the operating period of the sub-processors 11-1, 11-2, and 11-n, f to h indicate the state of the output terminal Q of the flip-flop 13, f is normal, g is If any of the subprocessors 11-1 to 11-n is abnormal,
h indicates a case where the master processor 12 is abnormal.
制御信号は、ａに示すように、マスタプロセツ
サ１２からの特定アドレスにより、“１”の期間
T1と“０”の期間T2との切替えが行われるもの
であり、デコーダ１４に例えばラツチ機能を設
け、期間T1、T2の切替えを行う特定アドレスを
用いることにより、容易に制御信号を形成するこ
とができる。この期間T1に於いては、ゲート回
路２１，２２が開かれ、又その立上りがマスタプ
ロセツサ１２への割込信号となるので、マスタプ
ロセツサ１２は、各サブプロセツサ１１−１〜１
１−ｎへの制御情報を、ゲート回路２１を介して
ランダムアクセスメモリ１７のサブプロセツサ１
１−１〜１１−ｎ対応領域に書込み、又各サブプ
ロセツサ１１−１〜１１−ｎからの情報をランダ
ムアクセスメモリ１７から読取る。このようなマ
スタプロセツサ１２の動作期間Tmより、制御信
号の期間T1は少し長く設定されている。 As shown in a, the control signal has a period of "1" according to a specific address from the master processor 12.
Switching between T1 and "0" period T2 is performed, and the control signal can be easily formed by providing a latch function in the decoder 14 and using a specific address for switching between periods T1 and T2. I can do it. During this period T1, the gate circuits 21 and 22 are opened, and the rise of the gate circuits serves as an interrupt signal to the master processor 12, so the master processor 12 interrupts each of the sub-processors 11-1 to 11-1.
1-n to the sub-processor 1 of the random access memory 17 via the gate circuit 21.
1-1 to 11-n corresponding areas, and information from each sub-processor 11-1 to 11-n is read from the random access memory 17. The period T1 of the control signal is set to be slightly longer than the operating period Tm of the master processor 12.
次の期間T2に於いては、“０”の制御信号がイ
ンバータ２０により反転されて“１”となり、そ
の立上りが最初のサブプロセツサ１１−１への割
込信号となる。又ゲート回路２３，２４が開か
れ、フリツプフロツプ１３がセツトされる。そし
て、サブプロセツサ１１−１は、マスタプロセツ
サ１２からの制御情報をランダムアクセスメモリ
１７から読取り、監視情報等をランダムアクセス
メモリ１７に書込み、その処理の終了により制御
信号も次のサブプロセツサ１１−２に転送する。
従つて、サブプロセツサ１１−１〜１１−ｎは、
ｃ〜ｅに示すように順次動作し、ランダムアクセ
スメモリ１７対するアクセス動作が総て完了でき
るように、期間T2が設定されている。 In the next period T2, the "0" control signal is inverted to "1" by the inverter 20, and its rising edge becomes the first interrupt signal to the sub-processor 11-1. Also, gate circuits 23 and 24 are opened and flip-flop 13 is set. Then, the sub-processor 11-1 reads control information from the master processor 12 from the random access memory 17, writes monitoring information, etc. to the random access memory 17, and upon completion of the processing, the control signal is also transferred to the next sub-processor 11-2. Forward.
Therefore, the sub-processors 11-1 to 11-n are
The period T2 is set so that the operations are performed sequentially as shown in c to e, and all access operations to the random access memory 17 can be completed.
フリツプフロツプ１３は、最初のサブプロセツ
サ１１−１に加えられる制御信号の立上りでセツ
トされ、正常時は、最後のサブプロセツサ１１−
ｎの動作終了によりリセツトされるので、その出
力端子Ｑはｆのように、セツトされた後、所定期
間内にリセツトされることを繰り返す。又マスタ
プロセツサ１２は、この出力端子Ｑの状態を読取
り、正常と判断した時は、時の制御信号の為の特
定アドレスを出力し、デコーダ１４でデコードさ
れて制御信号となり、そのデコード出力の立上り
のタイミングで、マスタプロセツサ１２からメイ
ンバス１８を介して、ウオツチドツグタイマ回路
１５がリセツトされる。 The flip-flop 13 is set at the rising edge of the control signal applied to the first sub-processor 11-1, and under normal conditions, the flip-flop 13 is set at the rising edge of the control signal applied to the first sub-processor 11-1.
Since it is reset upon completion of the operation of n, its output terminal Q is repeatedly set and then reset within a predetermined period like f. In addition, the master processor 12 reads the state of this output terminal Q, and when it is determined to be normal, outputs a specific address for the control signal, which is decoded by the decoder 14 to become a control signal, and the decoded output is At the rising timing, the watchdog timer circuit 15 is reset from the master processor 12 via the main bus 18.
フリツプフロツプ１３がセツトされた後、ｇに
示すように、所定期間経過後もリセツトされない
場合、マスタプロセツサ１２は、サブプロセツサ
１１−１〜１１−ｎの何れかが暴走していると判
断し、期間T1から期間T2への切替えを行う為の
特定アドレスを出力しない。即ち、制御信号の送
出を停止する。従つて、制御信号の立上りのタイ
ミングがなくなり、マスタプロセツサ１２により
ウオツチドツグタイマ回路１５はリセツトされな
いことになる。 After the flip-flop 13 is set, if it is not reset even after a predetermined period has elapsed as shown in g, the master processor 12 determines that one of the sub-processors 11-1 to 11-n is out of control, and A specific address for switching from T1 to period T2 is not output. In other words, sending out the control signal is stopped. Therefore, there is no timing for the rise of the control signal, and the watchdog timer circuit 15 is not reset by the master processor 12.
ウオツチドツグタイマ回路１５は、マスタプロ
セツサ１２によりリセツトされない場合に、T3
＞T1＋T2の期間T3を経過すると、マスタプロセ
ツサ１２に割込信号を加えて、システムリセツト
を行わせるものである。 The watchdog timer circuit 15 outputs T3 if not reset by the master processor 12.
When the period T3 of >T1+T2 has elapsed, an interrupt signal is applied to the master processor 12 to cause the system to be reset.
又マスタプロセツサ１２が暴走した場合は、一
定周期の制御信号が出力されないので、フリツプ
フロツプ１３はリセツト状態を継続するから、そ
の出力端子Ｑはｈに示すように“０”が継続する
ことになる。この場合も、T3＞T1＋T2の期間
T3経過後に、ウオツチドツグタイマ回路１５か
らマスタプロセツサ１２に割込信号を加えて、シ
ステムリセツトを行わせるものである。 If the master processor 12 goes out of control, the flip-flop 13 will continue to be in a reset state because the constant cycle control signal will not be output, so its output terminal Q will continue to be "0" as shown in h. . In this case as well, the period of T3 > T1 + T2
After T3 has elapsed, an interrupt signal is applied from the watchdog timer circuit 15 to the master processor 12 to cause the system to be reset.
前述のように、サブプロセツサ１１−１〜１１
−ｎの何れかが暴走した場合と、マスタプロセツ
サ１２が暴走した場合とを区別して検出すること
できる。 As mentioned above, the subprocessors 11-1 to 11
-n can go out of control, and the master processor 12 can go out of control.
第４図は本発明の交換機に適用した実施例のブ
ロツク図であり、第２図と同一符号は同一部分を
示し、３１，３２はゲート回路、３３は通話路制
御回路（SPC）、３４は通話路ネツトワーク
（NW）、３５は加入者回路（LC）、３６は各種の
トランク（TRK）、３７は暴走検出回路である。 FIG. 4 is a block diagram of an embodiment applied to an exchange according to the present invention, in which the same reference numerals as in FIG. 35 is a subscriber circuit (LC), 36 is various trunks (TRK), and 37 is a runaway detection circuit.
サブプロセツサ１１−１〜１１−ｉによりそれ
ぞれ複数の加入者回路３５の制御及び監視が行わ
れ、加入者の発呼、応答等を検出した情報は、そ
の収容位置情報を含めて、順次加えられる制御信
号に従つて、サブバス１９、ゲート回路３２を介
してランダムアクセスメモリ１７の所定領域に書
込まれる。又ランダムアクセスメモリ１７から読
取つた制御情報に従つて加入者回路３５の制御が
行われる。 Each of the subprocessors 11-1 to 11-i controls and monitors a plurality of subscriber circuits 35, and information on detecting subscriber calls, responses, etc., including the accommodation location information, is used for control that is sequentially applied. According to the signal, the data is written into a predetermined area of the random access memory 17 via the sub-bus 19 and the gate circuit 32. Further, the subscriber circuit 35 is controlled in accordance with the control information read from the random access memory 17.
又サブプロセツサ１１−ｊ〜１１−ｎによりそ
れぞれ複数のトランク３６の制御及び監視が行わ
れ、被呼者応答情報や着呼情報等が、制御信号に
従つて、サブバス１９、ゲート回路３２を介して
ランダムアクセスメモリ１７の所定領域に書込ま
れ、そのランダムアクセスメモリ１７から読取つ
た制御情報に従つてトランク３６の制御が行われ
る。 Further, each of the sub-processors 11-j to 11-n controls and monitors a plurality of trunks 36, and the called party response information, incoming call information, etc. are transmitted via the sub-bus 19 and the gate circuit 32 in accordance with control signals. The trunk 36 is controlled in accordance with control information written in a predetermined area of the random access memory 17 and read from the random access memory 17.
マスタプロセツサ１２は、ゲート回路３１、メ
インバス１８を介して、ランダムアクセスメモリ
１７から順次サブプロセツサ１１−１〜１１−ｎ
対応領域の情報を読取り、それに従つて制御情報
を書込む。又マスタプロセツサ１２は、発呼情
報、被呼者情報等を基に通話路制御装置３３に通
話路設定や通話路開放時の制御情報を加え、通話
路制御装置３３はその制御情報に従つて通話路ネ
ツトワーク３４を制御し、加入者回路３５とトラ
ンク３６との間の通話路の設定或いは開放を行わ
せる。 The master processor 12 sequentially processes sub-processors 11-1 to 11-n from the random access memory 17 via the gate circuit 31 and the main bus 18.
Reads the information in the corresponding area and writes control information accordingly. In addition, the master processor 12 adds control information for setting a communication path and opening the communication path to the communication path control device 33 based on the calling information, called party information, etc., and the communication path control device 33 follows the control information. The communication path network 34 is then controlled to set up or open a communication path between the subscriber circuit 35 and the trunk 36.
前述のマスタプロセツサ１２の動作とサブプロ
セツサの動作を切替える為の制御信号がデコーダ
１４から出力され、最初のサブプロセツサ１１−
１に“１”の制御信号が加えられると、その制御
信号がゲート回路３２と暴走検出回路３７とに加
えられ、最後のサブプロセツサ１１−ｎからの制
御信号が暴走検出回路３７のリセツト端子Ｒ（第
１図又は第２図のランダムアクセスメモリ３，１
３のリセツト端子Ｒに相当）に加えられる。 A control signal for switching the operation of the master processor 12 and the sub-processor described above is output from the decoder 14, and the first sub-processor 11-
1, the control signal is applied to the gate circuit 32 and the runaway detection circuit 37, and the control signal from the last sub-processor 11-n is applied to the reset terminal R (of the runaway detection circuit 37). Random access memory 3, 1 in FIG. 1 or 2
(corresponding to the reset terminal R of No. 3).
従つて、暴走検出回路３７は、第２図について
説明したように、最初のサブプロセツサ１１−１
に制御信号が加えられた後、所定期間内に最後の
サブプロセツサ１１−ｎから制御信号が出力され
ない時、又は所定期間以上、最初のサブプロセツ
サ１１−１への制御信号が加えられない時に、暴
走検出信号を出力し、メインバス１９を介してマ
スタプロセツサ１２に割込信号を加えて、システ
ムリセツトを行わせることになる。 Therefore, the runaway detection circuit 37, as explained with reference to FIG.
Runaway is detected when a control signal is not output from the last sub-processor 11-n within a predetermined period after a control signal is applied to the first sub-processor 11-1, or when a control signal is not applied to the first sub-processor 11-1 for a predetermined period or more. A signal is output and an interrupt signal is applied to the master processor 12 via the main bus 19 to cause the system to be reset.
以上説明したように、本発明は、複数のサブプ
ロセツサ１−１〜１−ｎが順次制御信号を転送し
て、制御信号を受信したサブプロセツサがマスタ
プロセツサ２との間でデータの受け渡しを行うマ
ルチプロセツサに於いて、最初にデータの受け渡
しを行うサブプロセツサ１−１に加える制御信号
によつてリセツトされ、最後にデータの受け渡し
を行うサブプロセツサ１−ｎからの制御信号によ
つてリセツトされるフリツプフロツプ３を設け、
このフリツプフロツプ３がセツトされた後に所定
期間経過してもリセツトされないことをマスタプ
ロセツサ２が識別すると、制御信号の送出を停止
するので、この制御信号によつてリセツトされる
ウオツチドツグタイマ回路１５等のカウント部４
のカウント内容が所定値以上となつて、暴走検出
信号が出力される。従つて、簡単な構成で複数の
サブプロセツサ１−１〜１−ｎの暴走を検出する
ことができる。又マスタプロセツサ２が暴走した
場合も、フリツプフロツプ３のリセツト状態が継
続することにより、容易に検出することができる
利点がある。
As explained above, the present invention provides a multiprocessor system in which a plurality of subprocessors 1-1 to 1-n sequentially transfer control signals, and the subprocessors that have received the control signals exchange data with the master processor 2. In the processor, a flip-flop 3 is first reset by a control signal applied to the subprocessor 1-1 that transfers data, and finally reset by a control signal from the subprocessor 1-n that transfers data. established,
When the master processor 2 recognizes that the flip-flop 3 has not been reset even after a predetermined period of time has elapsed after being set, it stops sending out the control signal, so that the watchdog timer circuit is reset by this control signal. 15th grade counting part 4
When the count becomes equal to or greater than a predetermined value, a runaway detection signal is output. Therefore, runaway in a plurality of subprocessors 1-1 to 1-n can be detected with a simple configuration. Furthermore, even if the master processor 2 goes out of control, the reset state of the flip-flop 3 continues, so that it can be easily detected.
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は本発明の実
施例の動作説明図、第４図は本発明の交換機に適
用した実施例のブロツク図である。
１−１〜１−ｎ，１１−１〜１１−ｎはサブプ
ロセツサ（SPU）、２，１２はマスタプロセツサ
（MPU）、３，１３はフリツプフロツプ、４はカ
ウンタ部、５はタイマ部、６はフリツプフロツ
プ、１４はデコーダ（DEC）、１５はウオツチド
ツグタイマ回路（WDT）、１６はメインメモリ
（MM）、１７はランダムアクセスメモリ
（RAM）、１８はメインバス、１９はサブバス、
２０はインバータ、２１〜２４はゲート回路であ
る。
Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is an explanatory diagram of the operation of the embodiment of the invention, and Fig. 4 is an implementation of the invention applied to an exchange. FIG. 3 is a block diagram of an example. 1-1 to 1-n, 11-1 to 11-n are sub processors (SPU), 2 and 12 are master processors (MPU), 3 and 13 are flip-flops, 4 is a counter section, 5 is a timer section, and 6 is a Flip-flop, 14 is a decoder (DEC), 15 is a watchdog timer circuit (WDT), 16 is a main memory (MM), 17 is a random access memory (RAM), 18 is a main bus, 19 is a sub bus,
20 is an inverter, and 21 to 24 are gate circuits.
Claims (1)
ブプロセツサ１−１〜１−ｎと、該複数のサブプ
ロセツサ１−１〜１−ｎの共通の情報の処理を行
つて該複数のサブプロセツサ１−１〜１−ｎのそ
れぞれを順次制御するマスタプロセツサ２とを備
えたマルチプロセツサに於いて、 前記マスタプロセツサ２との間で最初にデータ
の受け渡しを行うサブプロセツサ１−１に加える
制御信号によりセツトされ、最後にデータの受け
渡しを行うサブプロセツサ１−ｎからの制御信号
によつてリセツトされるフリツプフロツプ３と、 所定周期の信号をカウントし、前記マスタプロ
セツサ２との間で最初にデータの受け渡しを行う
サブプロセツサ１−１に加える前記制御信号によ
りクリアされるカウンタ部４とを備え、 前記フリツプフロツプ３のセツト、リセツト状
態を前記マスタプロセツサ２が読取り、セツトさ
れた後所定期間経過後もリセツトされないこと識
別した時に、前記制御信号の送出を停止し、該制
御信号の送出停止により前記カウント部４がクリ
アされず、カウント内容が所定値以上となつて暴
走検出信号を出力する構成とした ことを特徴とするマルチプロセツサの暴走検出回
路。[Scope of Claims] 1 A plurality of sub-processors 1-1 to 1-n, each of which controls a plurality of devices, and a plurality of sub-processors 1-1 to 1-n that process information common to the plurality of sub-processors 1-1 to 1-n. In the multiprocessor, the sub-processor 1-1 first transfers data to and from the master processor 2, and a master processor 2 sequentially controls each of the sub-processors 1-1 to 1-n. The flip-flop 3 is set by a control signal applied to the sub-processor 1-n and finally reset by the control signal from the sub-processor 1-n which transfers data, and the master processor 2 counts signals of a predetermined period. A counter section 4 is provided which is cleared by the control signal applied to the sub-processor 1-1 which first transfers data. When it is determined that the control signal is not reset even after the elapse of time, the transmission of the control signal is stopped, and the count unit 4 is not cleared due to the stop of transmission of the control signal, and when the count becomes a predetermined value or more, a runaway detection signal is output. A runaway detection circuit for a multiprocessor, characterized in that the circuit is configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220886A JPS6378267A (en) | 1986-09-20 | 1986-09-20 | Run away detecting circuit for multiprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220886A JPS6378267A (en) | 1986-09-20 | 1986-09-20 | Run away detecting circuit for multiprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378267A JPS6378267A (en) | 1988-04-08 |
| JPH0417541B2 true JPH0417541B2 (en) | 1992-03-26 |
Family
ID=16758076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220886A Granted JPS6378267A (en) | 1986-09-20 | 1986-09-20 | Run away detecting circuit for multiprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378267A (en) |
-
1986
- 1986-09-20 JP JP61220886A patent/JPS6378267A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6378267A (en) | 1988-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| JPH0417541B2 (en) | ||
| JPH05282244A (en) | Information processor | |
| JP2659994B2 (en) | Modem monitoring method | |
| JP2842639B2 (en) | Data transfer method | |
| JP2834062B2 (en) | Information processing system | |
| JPH07120343B2 (en) | Multiprocessor system | |
| JPS6252336B2 (en) | ||
| JPH04333963A (en) | Fault processing system | |
| JP2758752B2 (en) | Common bus contention arbitration method | |
| JPH04278617A (en) | Reset circuit | |
| JPS6038951A (en) | Communication processing device | |
| JPS62162155A (en) | Information processing system | |
| JPH0458340A (en) | Processor monitor circuit | |
| JPS6228837A (en) | Interruption signal control system | |
| JPS62271033A (en) | Data transfer processor | |
| JPH0271357A (en) | Processor circuit | |
| JPH10143393A (en) | Diagnosis and processing device | |
| JPS6118292A (en) | Interruption control system of electronic exchange | |
| JPS59231947A (en) | Time division multiplex transmission system | |
| JPS62106564A (en) | Using/spare processor switching control system for information processing system | |
| JPH05274173A (en) | Pseudo fault setting system | |
| JPH076123A (en) | Interruption device | |
| JPH103463A (en) | Inter-processor communication method | |
| JPH03171245A (en) | Dma control system |