JPH04174012A - Clock supply device - Google Patents
Clock supply deviceInfo
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- JPH04174012A JPH04174012A JP29819290A JP29819290A JPH04174012A JP H04174012 A JPH04174012 A JP H04174012A JP 29819290 A JP29819290 A JP 29819290A JP 29819290 A JP29819290 A JP 29819290A JP H04174012 A JPH04174012 A JP H04174012A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 25
- 239000000872 buffer Substances 0.000 abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000001960 triggered effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、クロック信号に基づいて互いにデータの交
換を行う同期式バスを備えたシステムにおいて、高い信
頼性でクロック信号の供給を行うクロック供給装置に関
するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a clock supply system that supplies clock signals with high reliability in a system equipped with a synchronous bus that exchanges data with each other based on clock signals. It is related to the device.
〔従来の技術］
第２図および第３図は従来のクロック供給装置を示す構
成図である。図において、１は同期式バスであり、２ａ
〜２ｎはこの同期式バス１に接続され、クロック信号に
基づいて互いにデータの交換を行っている機能モジュー
ルである。３は前記同期式バス１にクロック信号を供給
するためのクロック供給装置を形成しているクロック発
生手段である。[Prior Art] FIGS. 2 and 3 are configuration diagrams showing a conventional clock supply device. In the figure, 1 is a synchronous bus, 2a
2n are functional modules connected to this synchronous bus 1 and exchanging data with each other based on a clock signal. Reference numeral 3 denotes a clock generating means forming a clock supply device for supplying a clock signal to the synchronous bus 1.
第２図と第３図とは、このクロック発生手段３が独立し
て機能モジュール２ａ〜２ｎとは独立に設けられている
か、特定の機能モジュール、例えば機能モジュール２ａ
内に内蔵されているかの違いだけである。FIGS. 2 and 3 show whether this clock generation means 3 is provided independently from the functional modules 2a to 2n, or whether the clock generating means 3 is provided independently from the functional modules 2a to 2n, or whether the clock generating means 3 is provided independently from the functional modules 2a to 2n, or whether the clock generating means 3 is provided independently from the functional modules 2a to 2n,
The only difference is in what is built inside.
次に動作について説明する。Next, the operation will be explained.
クロック発生手段３は同期式バス１ヘクロツク信号を出
力する。このクロック信号は、上記同期式バス１に接続
されたすべての機能モジュール２の同期式バス１に対す
る動作の基準となる。The clock generating means 3 outputs a clock signal to the synchronous bus 1. This clock signal serves as a reference for the operation of all functional modules 2 connected to the synchronous bus 1 with respect to the synchronous bus 1.
例えば、１つの機能モジュール２ａから他の機能モジュ
ール２ｎへ同期式バス１を介しであるデータを渡すとき
には、データを送る側の機能ブロック２ａはまず、クロ
ック発生手段３の出力するクロック信号の１周期分でア
ドレスを出力し、次のクロック信号の１周期分でデータ
を出力する。このとき、データを受は取る側の機能モジ
ュール２ｎはあらかじめ、上記のようにアドレスとデー
タがバスに出力されることを知っていてクロック信号に
同期して動作すれば、送信側の機能モジュール２ａから
のデータを受けとることが可能となる。For example, when passing certain data from one functional module 2a to another functional module 2n via the synchronous bus 1, the functional block 2a on the data sending side first receives one cycle of the clock signal output from the clock generating means 3. The address is output in minutes, and the data is output in one cycle of the next clock signal. At this time, if the functional module 2n on the receiving side knows in advance that the address and data will be output to the bus as described above and operates in synchronization with the clock signal, then the functional module 2a on the sending side It is possible to receive data from.
［発明が解決しようとする課題］
従来の同期式バスを用いたシステムは、以上のように構
成されているので、クロック発生手段３が故障した場合
にはクロック信号の供給が断たれ、同期式バス１を介し
たデータの交換が不可能となるという課題があった。[Problems to be Solved by the Invention] Since the conventional system using a synchronous bus is configured as described above, if the clock generation means 3 fails, the supply of the clock signal is cut off, and the synchronous bus is There was a problem in that data exchange via bus 1 became impossible.
この発明は、上記のような課題を解消するためになされ
たもので、クロック信号の供給が中断されることのない
クロック供給装置を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a clock supply device in which the supply of clock signals is not interrupted.
［課題を解決するための手段］
この発明に係るクロック供給装置は、それぞれが、クロ
ック信号を発生するクロック発生手段、クロック信号の
送出を制御するゲーティング手段、および自回路の状態
と相手回路の状態に基づいてゲーティング手段を制御す
るとともに、自回路の状態を示す信号を相手回路へ送出
する制御手段を備えた複数のクロック回路を設けたもの
である。[Means for Solving the Problems] Each of the clock supply devices according to the present invention includes a clock generation means for generating a clock signal, a gating means for controlling the transmission of the clock signal, and a state of the own circuit and the other circuit. A plurality of clock circuits are provided, each of which has a control means that controls the gating means based on the state and sends a signal indicating the state of its own circuit to the other circuit.
この発明における制御手段は、自回路の状態を相手回路
に送るとともに、自回路の状態と相手回路から送られて
くる相手回路の状態に基づいてゲーティング手段を制御
して、クロック発生手段からのクロック信号の同期式バ
スへの送出を制御することにより、一方のクロック回路
のクロック発生手段に障害が発生しても、他方のクロッ
ク回路バックアップして、クロック信号の供給が停止さ
れることのないクロック供給装置を実現する。The control means in this invention not only sends the state of its own circuit to the other circuit, but also controls the gating means based on the state of its own circuit and the state of the other circuit sent from the other circuit. By controlling the sending of clock signals to the synchronous bus, even if a failure occurs in the clock generation means of one clock circuit, the other clock circuit will be backed up and the supply of clock signals will not be interrupted. Realize a clock supply device.
［実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、１は同期式バス、３はクロック発生手段で
あり、これらは第２図および第３図に同一符号を付した
従来のそれらと同一、あるいは相当部分である。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
In the figure, 1 is a synchronous bus, and 3 is a clock generation means, which are the same or equivalent parts to those in the prior art, which are given the same reference numerals in FIGS. 2 and 3.
４ａ、４ｂはそれぞれがクロック発生手段３を内蔵して
、同期式バス１に接続された複数（２つ）のクロック回
路である。Reference numerals 4a and 4b denote a plurality of (two) clock circuits, each of which has a built-in clock generating means 3 and is connected to the synchronous bus 1.
各クロック回路４ａ、４ｂ内において、５はクロック発
生手段３の発生するクロック信号をバッファリングして
同期式バス１への送出を制御する、ゲーティング手段と
してのトライステートバッファである。６は前記クロッ
ク信号によってトリガされるワンショットマルチバイブ
レータである。In each of the clock circuits 4a and 4b, a tri-state buffer 5 serves as a gating means for buffering the clock signal generated by the clock generating means 3 and controlling its transmission to the synchronous bus 1. 6 is a one-shot multivibrator triggered by the clock signal.
７はこのワンショットマルチバイブレーク６からの信号
を一方の入力とし、その出力信号でトライステートバッ
ファ６のゲーティングを制御するとともに、当該出力信
号を自クロック回路４ａ（４ｂ）の状態を示す信号とし
て相手のクロック回路４ｂ （４ａ）へ送出する制御手
段としてのアンド回路である。８は相手のクロック回路
４ｂ（４ａ）より送られてきた相手回路の状態を示す信
号を反転させてアンド回路７の他方の入力とするノット
回路である。7 takes the signal from this one-shot multi-by-break 6 as one input, controls the gating of the tri-state buffer 6 with its output signal, and uses the output signal as a signal indicating the state of its own clock circuit 4a (4b). This is an AND circuit as a control means for sending the signal to the other party's clock circuit 4b (4a). 8 is a NOT circuit which inverts a signal indicating the state of the partner circuit sent from the partner clock circuit 4b (4a) and inputs the inverted signal to the other input of the AND circuit 7.
次に動作について説明をする。Next, the operation will be explained.
各クロック回路４ａ、４ｂにおいて、それぞれのクロッ
ク発生手段３の発生するクロック信号を受けたワンショ
ットマルチバイブレータ６は、そのクロック信号によっ
てトリガされ、出力信号はハイレベル（以下、“Ｈ”と
表記する）となり、アンド回路７の一方の入力端子へ入
力される。また、このアンド回路７の出力信号は、トラ
イステートバッファ５のゲーティングを制御する。即ち
、アンド回路７の出力信号が“Ｈ”であれば、クロック
発生手段３から出力されるクロック信号はこのトライス
テートバッファ５を通過して同期式バス１に出力される
。In each clock circuit 4a, 4b, the one-shot multivibrator 6 that receives the clock signal generated by the respective clock generating means 3 is triggered by the clock signal, and the output signal is high level (hereinafter referred to as "H"). ) and is input to one input terminal of the AND circuit 7. Further, the output signal of the AND circuit 7 controls the gating of the tri-state buffer 5. That is, if the output signal of the AND circuit 7 is "H", the clock signal output from the clock generating means 3 passes through the tri-state buffer 5 and is output to the synchronous bus 1.
ここで、クロック回路４ａのクロック発生手段３の出力
するクロック信号がクロック回路４ｂのクロック発生手
段３の出力するクロック信号よりも時系列的に早く、ワ
ンショットマルチバイブレータ６をトリガしたものとす
る。そのような場合にはクロック回路４ａのアンド回路
７に入力されるノット回路８の出力は、クロック回路４
ｂのアンド回路７の出力信号がローレベル（以下、“Ｌ
“を表記する）であるため“Ｈ”となる。Here, it is assumed that the clock signal output from the clock generation means 3 of the clock circuit 4a triggers the one-shot multivibrator 6 earlier in time than the clock signal output from the clock generation means 3 of the clock circuit 4b. In such a case, the output of the NOT circuit 8 input to the AND circuit 7 of the clock circuit 4a is
The output signal of the AND circuit 7 of
”), so it becomes “H”.
従って、クロック回路４ａのアンド回路７の出力信号は
、“Ｈ”となりトライステートバッファ５が開かれ、ク
ロック回路４ａより、そのクロック発生手段３の出力す
るクロック信号が、同期式バス１に出力される。Therefore, the output signal of the AND circuit 7 of the clock circuit 4a becomes "H", the tri-state buffer 5 is opened, and the clock signal output from the clock generating means 3 is output from the clock circuit 4a to the synchronous bus 1. Ru.
一方、クロック回路４ａのアンド回路７の出力信号は“
Ｈ”であるため、クロック回路４ｂのノット回路８の出
力信号は“Ｌ”となる。従って、そのアンド回路７から
トライステートバッファ５へ与えられるゲート信号は“
Ｌ”のままであり、クロック回路４ｂのクロック発生手
段３の出力するクロック信号はトライステートバッファ
５が閉じているため、同期式バス１へは出力されない。On the other hand, the output signal of the AND circuit 7 of the clock circuit 4a is “
Since the output signal is "H", the output signal of the NOT circuit 8 of the clock circuit 4b becomes "L".Therefore, the gate signal given from the AND circuit 7 to the tri-state buffer 5 is "H".
Since the tri-state buffer 5 is closed, the clock signal output from the clock generating means 3 of the clock circuit 4b is not output to the synchronous bus 1.
この状態でクロック回路４ａのクロック発生手段に障害
が発生してクロック信号を出力しなくなれば、そのワン
ショットマルチバイブレータ６の出力信号は“Ｌ”とな
り、アンド回路７の出力信号も“Ｌ”となる。こうなれ
ば、トライステートバッファ５は閉じられてクロック回
路４ａからはクロック信号が同期式バス１に出力されな
くなる。In this state, if a failure occurs in the clock generation means of the clock circuit 4a and the clock signal is no longer output, the output signal of the one-shot multivibrator 6 becomes "L", and the output signal of the AND circuit 7 also becomes "L". Become. If this happens, the tri-state buffer 5 will be closed and the clock signal will no longer be output to the synchronous bus 1 from the clock circuit 4a.
一方、クロック回路４ｂでは、クロック回路４ａよりノ
ット回路８に人力される信号が“Ｌ”となるため、その
出力信号は“Ｈ”となってアンド回路７に入力される。On the other hand, in the clock circuit 4b, since the signal input from the clock circuit 4a to the NOT circuit 8 becomes "L", its output signal becomes "H" and is input to the AND circuit 7.
クロック回路４ｂの正常なりロック発生手段３の出力す
るクロック信号によってトリガされたワンショットマル
チバイブレータ６はその出力信号が“Ｈ″であるため、
アンド回路７の出力信号も“Ｈ”になってトライステー
トバッファ５が開かれる。従って、以後、タロツク回路
４ｂのクロック発生手段３より出力されたクロック信号
が同期式バス１に供給される。If the clock circuit 4b is normal, the one-shot multivibrator 6 triggered by the clock signal output from the lock generating means 3 has an output signal of "H".
The output signal of the AND circuit 7 also becomes "H" and the tri-state buffer 5 is opened. Therefore, from now on, the clock signal output from the clock generating means 3 of the tarock circuit 4b is supplied to the synchronous bus 1.
［発明の効果］
以上のように、この発明によれば、クロック回路を複数
用意し、自回路の状態を相手回路に場知するとともに、
自回路の状態と相手回路の状態に基づいてクロック信号
の同期式バスへの送圧を制御するように構成したので、
一方のクロック回路からのクロック信号の供給が停止し
ても他方のクロック回路によってバックアップされ、同
期式バスの動作の基準となるクロック信号の供給が断た
れることのないクロック供給装置が得られる効果がある
。[Effects of the Invention] As described above, according to the present invention, a plurality of clock circuits are prepared, the state of the own circuit is notified to the other circuit, and
Since it is configured to control the sending of clock signals to the synchronous bus based on the state of its own circuit and the state of the other circuit,
Even if the supply of clock signals from one clock circuit stops, it is backed up by the other clock circuit, and the effect of providing a clock supply device is that the supply of clock signals, which serve as the reference for the operation of the synchronous bus, is not cut off. There is.
第１図はこの発明の一実施例によるクロック供給装置を
示す構成図、第２図および第３図は従来のクロック供給
装置を示す構成図である。
１は同期式バス、３はクロック発生手段、４ａ、４ｂは
クロック回路、５はゲーティング手段（トライステート
バッファ）、７は制御手段（アンド回路）。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing a clock supply device according to an embodiment of the present invention, and FIGS. 2 and 3 are block diagrams showing a conventional clock supply device. 1 is a synchronous bus, 3 is a clock generation means, 4a and 4b are clock circuits, 5 is a gating means (tri-state buffer), and 7 is a control means (AND circuit). In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
成され、前記クロック回路のそれぞれが、クロック信号
を発生するクロック発生手段と、前記クロック信号の前
記同期式バスへの送出を制御するゲーティング手段と、
自回路の状態と相手回路の状態に基づいて、前記ゲーテ
ィング手段を制御するとともに、自回路の状態を示す信
号を相手回路へ送出する制御手段とを備えたクロック供
給装置。It is composed of a plurality of clock circuits connected to a common synchronous bus, and each of the clock circuits includes a clock generation means for generating a clock signal, and a gating device for controlling sending of the clock signal to the synchronous bus. means and
A clock supply device comprising control means for controlling the gating means based on the state of the own circuit and the state of the other circuit, and for sending a signal indicating the state of the own circuit to the other circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29819290A JPH04174012A (en) | 1990-11-02 | 1990-11-02 | Clock supply device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29819290A JPH04174012A (en) | 1990-11-02 | 1990-11-02 | Clock supply device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04174012A true JPH04174012A (en) | 1992-06-22 |
Family
ID=17856410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29819290A Pending JPH04174012A (en) | 1990-11-02 | 1990-11-02 | Clock supply device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04174012A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631931A (en) * | 1993-03-29 | 1997-05-20 | Hitachi, Ltd. | Bus type clock supplying system for providing a clock in a communication system with a plurality of clock bus lines |
| JPH09282045A (en) * | 1996-04-12 | 1997-10-31 | Nec Corp | Multiplex clock distributing system |
-
1990
- 1990-11-02 JP JP29819290A patent/JPH04174012A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631931A (en) * | 1993-03-29 | 1997-05-20 | Hitachi, Ltd. | Bus type clock supplying system for providing a clock in a communication system with a plurality of clock bus lines |
| JPH09282045A (en) * | 1996-04-12 | 1997-10-31 | Nec Corp | Multiplex clock distributing system |
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