JPH04172821A - 集積回路 - Google Patents
集積回路Info
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- JPH04172821A JPH04172821A JP2301349A JP30134990A JPH04172821A JP H04172821 A JPH04172821 A JP H04172821A JP 2301349 A JP2301349 A JP 2301349A JP 30134990 A JP30134990 A JP 30134990A JP H04172821 A JPH04172821 A JP H04172821A
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- 238000010586 diagram Methods 0.000 description 17
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- 238000000034 method Methods 0.000 description 9
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- 238000005516 engineering process Methods 0.000 description 1
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- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数個を組合せて接続し、論理回路のプログ
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路に係り、特に、前記プログラム
のための外付の論理ゲートのための付加的な集積回路や
抵抗等を不要あるいは減少できるようにしな集M回路に
関するものである。
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路に係り、特に、前記プログラム
のための外付の論理ゲートのための付加的な集積回路や
抵抗等を不要あるいは減少できるようにしな集M回路に
関するものである。
従来、ユーザが手元において任意の論理回路を実現可能
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路(以@PLD (progra
mqable Iogic device )と呼ぶ)
が広く使われており、様々な種類のPLDがユーザに提
供されている。 このようなPLD(半導体集積回路)内部の任意の各記
憶素子や各論理素子を、選択して接続し、論理回路をプ
ログラムするために用いられている手段(素子)として
は、NチャネルMOSトランジスタやPチャネルMOS
トランジスタがスイッチング素子として用いられている
。 又、このようなスイッチング素子の状態を決定するため
に、論理定義データメモリが設けられているものがある
。 ユーザが所望の論理回路を定義(プログラム)する際、
この定義のための論理データを集積回路内部の論理定義
データメモリに書込むなめに、複数個のこのような集積
回路を組合−せて接続するというPLDがある。 このような複数個を組合せて接続し、論理定義するPL
Dにおいては、はぼ1個のPLDの論理定義のための制
御回路のみで、複数個の論理定義を行うことができる。 第7図は、従来の複数個を組合せて接続し、論理定義す
るPLDの論理定義時の接続図の一例である。 この第7図において、図示される合計3個の集積回路1
は、複数個を組合せて接続し、論理回路のプログラムの
ためのデータを、各集積回路1内部の所定のバイト数の
記憶容量の論理定義データメモリにロードし、ユーザが
所望の論理回路を論理定義す・るPLDである。 なお、これら合計3個の集積回路は、ディジチェーン接
続されているが、図示されない同一のいくつかの集積回
路1も続いてディジチェーン接続されている。 ディジチェーン接続されている集積回路1の、この第7
図における左端の集積口1i181は、論理回路のプロ
グラムのためのデータをロードする際、マスクとなる。 又、このマスクの集積回路1の右側に順に接続される各
集積回路1は、全てスレーブとなっている。 なお、これらマスクの集積回路1とスレーブの集積回路
1とは同一の集積回路1である。又、各集積回路1がマ
スクであるかスレーブであるかの指定は、図示されない
各集積回路1へのデバイスモード信号による。 マスクである集積回路1は、それ自身と共に、接続され
る他の全てのスレーブの集積回路1の、論理回路のプロ
グラムのためのデータのロード、及び、そのタイミング
制御等の制御を行う。 ユーザが外部から入力する論理回路のプログラムのため
の論理定義データPDは、マスクである集積回路1に入
力される。又、マスクである集積回路1の論理定義デー
タ出力DOUTは、隣接するスレーブの集積回路1の論
理定義データ入力DINに接続されている。以降、他の
スレーブである集積回路1においても、それぞれの論理
定義データ出力DOUT及び論理定義データ入力DIN
に関して、ディジチェーン接続となっている。 又、マスクの集積回路1から出力される論理定義同期ク
ロック出力C0UTは、スレーブである各集積回路1の
論理定義同期クロック入力CINに接続されている。 この第7図のマスク及びスレーブである集積回路1にお
いては、次に示されるような合計3種類のステータスが
ある。 (1)イニシャルステート(以降、Aステートと呼ぶ)
: 各集積回路1毎に電源投入及び電源投入後の安定状態を
検出し、各集積回路1毎に設定されるステータス、各集
積回路1内部の論理定義データメモリがオールクリアさ
れる。 (2)コンフィグレーションステート(以降、Bステー
トと呼ぶ): 前記Aステートの処理終了後、各集積回路1毎に自動設
定されるステータス、各集積回路1は、所定のバイト数
(集積回路1個分)の論理定義データを1バイト毎等所
定バイト毎ずつ順に論理定義データ入力DINから入力
し、論理定義データメモリに書込む、又、1にバイト以
上のデータが論理定義データ入力DINに入力された場
合には、これを論理定義データ出力DOUTに出力し、
隣接する集積回路1の論理定義データ入力DINへ入力
する。 (3)ユーザステート(以降、Cステートと呼ぶ): 各集積回路1において、論理定義データメモリのコンフ
ィグレーションが終了し、ユーザが定義された論理回路
を使用可能である状態。 以下、各集積回路1の入力端子の説明を行う。 マスク及びスレーブの各集積回路1の再プログラム端子
REPは、前記Aステート及びBステートでは、コンフ
ィグレーション完了信号DONEを出力するオープンコ
レクタ出力端子となる。 又、この再プログラム端子REPは、Cステートでは入
力端子となり、“O”が入力されると該集積回路1のス
テータスは強制的にBステートに移行しく再プログラム
状態)、論理定義データメモリの先頭アドレスからの全
アドレスへの論理定義データの再書込状態となる。 マスク及びスレーブの集積回路1のリセット端子RES
は、Aステートでは、“0”が入力されるとその集積図
FI&1の論理定義データメモリのイニシャライズが終
了しても、Bステートへの移行を待機するという入力信
号の入力端子である。 又、このリセット端子RESは、Bステートでは、論理
定義のためのBステートにおける処理をリセットし、論
理定義データメモリの先頭アドレスからの再書込状態と
なる。 又、このリセット端子RESは、Cステートでは、該集
積回路1内部のユーザが定義して論理回路のために用い
ることができるフリップフロップ等のリセット端子に接
続され、ユーザが定義した論理回路のリセットのために
用いられる。 マスク及びスレーブの集積回路1のイニシャライズ中端
子INIは、Aステートが完了し、Bステートに移行し
たことを検出するなめに用いられる。即ち、マスク及び
スレーブの各集積回路1が、それぞれ、Aステートにお
ける論理データメモリのオールクリアの処理中には、こ
のイニシャライズ中端子INIからは“0”が出力され
る。従って、各集積回路1それぞれにおいて、論理定義
データメモリがオールクリアされると、各集積回路1の
イニシャライズ中端子INIの出力は“1”となるので
、全てのスレーブの集積回路1のイニシャライズ中端子
INIの出力の論理和により、マスクの集積回路1は全
ての集積回路のBステートへの移行を検出できる。 以下、Aステートから順に、第7図における複数個のP
LD(集積回路1)の論理定義を説明する。 第7図に示されるような複数個のPLD(集積図#11
)において、電源が投入され、各集積回路1において電
源電圧が安定状態になっていると判定されると、それぞ
れの集積回路1毎に、論理定義データメモリのオールク
リアの処理が行われる。 このオールクリアの処理は、論理定義データメモリ中を
全て“0”とするものであるが、Bステートで“0”の
データを論理定義データメモリ中の全てのメモリに書込
む場合に比べて、非常に短時間で自動的に行うことがで
きる。 それぞれの集積回路1において、論理定義データメモリ
のオールクリア処理中には、それぞれの集積回路1のイ
ニシャライズ中端子INIからは、“0″が出力される
。 全てのスレーブの集積回路1のイニシャライズ中端子I
NIの出力は、1個のプルアップ抵抗Rと共に、ワイヤ
ドオア接続となって、出力がマスクの集積回路1のリセ
ット端子RESに入力されているORゲート32(負論
理ではORの論理演算を行うが、正論理ではANDゲー
トである)に入力されている。 従って、スレーブの集積回路1が1個でもAステートの
イニシャライズ処理〈論理定義データメモリのオールク
リア処理)中である場合には、マスタの集積回路1のリ
セット端子RESは“0”となる、これにより、マスク
の集積回路1がAステートのイニシャライズ処理を完了
しBステートに移行したとしても、このマスクの集積回
路1のBステートの処理は待機状態となる。 全てのスレーブの集積回路1のイニシャライズ処理が完
了し、マスクの集積回路1のリセット端子RES“1′
が入力され、且つマスクの集積回路1のイニシャライズ
処理も完了した場合においては、Bステートにおける所
望の論理回路の論理定義するための論理定義データの書
込が開始される。 Bステートの論理定義データの書込が開始すると、論理
定義データPDがマスクの集積回路1の論理定義データ
入力DINに入力され、この論理定義データは該マスク
の集積回路1の論理定義データメモリに書込まれる。 集積回路1個分の論理定義データPDが入力されると、
マスクの集積回路1の論理定義データメモリは全て書込
を完了する。 この後、更に入力される論理定義データPDは、マスク
の集積回路1の論理定義データ出力DOUTから出力さ
れ、隣接するスレーブの集積回路1の論理定義データ入
力DIHに入力され、該スレーブの集積回路1の論理定
義データメモリに書込まれる。 このスレーブの集積回路1の1にバイトの論理定義デー
タメモリが全て書込まれると、このスレーブに更に入力
される論理定義データは、更に隣に隣接するスレーブの
集積口F#11に出力され、このようにして全てのスレ
ーブの集積回路1の論理定義データメモリへの論理定義
データの書込が行われる。 それぞれのマスク及びスレーブの集積回路1の論理定義
データメモリへの書込終了時においては、それぞれの集
積回路1毎にCステートに移行し、それぞれの集積回路
1毎の再プログラム端子REPから“1”が出力される
が、論理定義データメモリの書込が完了していないスレ
ーブの集積回路1がある場合には、この論理定義データ
の書込が続行される。 全てのマスク及びスレーブの集積回路1の論理定義デー
タの書込が全て完了すると、全てのマスク及びスレーブ
の集積回路1の再プログラム端子REP及び1個のプル
アップ抵抗Rにより構成されるワイヤドオア回路の演算
結果であるコンフィグレーション完了信号DONBは“
1”となる。 以上、これら複数個の集積回路1 (PLD)の論理回
路の定義は、このコンフィグレーション完了信号DON
Eが“1″となったときに終了する。 従って、このコンフィグレーション完了信号DONEが
“1”であることを検出し、論理定義が完了された論理
回路の利用を開始すればよい。 全てのマスク及びスレーブの集積回路1がCステートと
なり、コンフィグレーション完了信号DONBが“1″
となり、場合によっては実際に定義された論理回路の利
用が開始された場合において、新たにこれらのマスク及
びスレーブの集積回路1の論理回路の定義(再定義)を
行うことも可能である。 この場合には、この第7図において左方から、“ONで
ある再プログラム信号REPをバッファゲート30及び
1つのORゲート32に入力する。 これによりコンフィグレーション完了信号DONEか“
O”となると共に、全てのマスク及びスレーブの集積回
路1の再プログラム端子RBPに“O”が入力され、こ
れら各マスク及びスレーブの集8回路1の論理回路の定
義(再定義)が行われる。 このとき用いられる論理定義データPDを、電源投入直
後における論理回路の定義時に用いられる論理定義デー
タPDと異ならせた場合には、電源投入時には所定の論
理回路をこれらマスク及びスレーブの集積回路1に定義
できると共に、この径異なった所望の論理回路をこれら
マスク及びスレーブの集積回路1に定義することができ
る。 なお、Bステートにおける論理定義データPDのマスタ
及びスレーブの集積回路1への書込や、コンフィグレー
ション完了信号DONBが出力されるまでの一連の制御
は、各スレーブの集積回路1の論理定義同期クロック入
力CIHにより各スレーブの集積回路1に入力される論
理定義同期クロックを、マスクの集積回路1の論理定義
同期クロック出力C0UTから出力しながら、このマス
クの集積回路1内部の回路により行っている。 又、この論理定義データPDは、例えば、これらのマス
ク及びスレーブの集積回路1が搭載されたプリント基板
上のP ROM (progranugable re
adonlyraen+ory)から読出すものである
が、このPROMからの読出の制御もこのマスクの集積
回路1により行うものである。 以上説明したように、複数個を組合せて接続し、論理回
路のプログラムのためのデータをロードし、ユーザが所
望の論理回路を定義する集積回路にあっては、この定義
のための論理定義データを同一の記憶手段ないしはデー
タ供給手段から供給することができる等、多くの利点を
有するものである。 なお、この第7図に示される従来例及びこれ以後の説明
においては、バッファゲート30はオープンコレクタと
なっており、例えば第8図に示されるような構造なって
いる。
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路(以@PLD (progra
mqable Iogic device )と呼ぶ)
が広く使われており、様々な種類のPLDがユーザに提
供されている。 このようなPLD(半導体集積回路)内部の任意の各記
憶素子や各論理素子を、選択して接続し、論理回路をプ
ログラムするために用いられている手段(素子)として
は、NチャネルMOSトランジスタやPチャネルMOS
トランジスタがスイッチング素子として用いられている
。 又、このようなスイッチング素子の状態を決定するため
に、論理定義データメモリが設けられているものがある
。 ユーザが所望の論理回路を定義(プログラム)する際、
この定義のための論理データを集積回路内部の論理定義
データメモリに書込むなめに、複数個のこのような集積
回路を組合−せて接続するというPLDがある。 このような複数個を組合せて接続し、論理定義するPL
Dにおいては、はぼ1個のPLDの論理定義のための制
御回路のみで、複数個の論理定義を行うことができる。 第7図は、従来の複数個を組合せて接続し、論理定義す
るPLDの論理定義時の接続図の一例である。 この第7図において、図示される合計3個の集積回路1
は、複数個を組合せて接続し、論理回路のプログラムの
ためのデータを、各集積回路1内部の所定のバイト数の
記憶容量の論理定義データメモリにロードし、ユーザが
所望の論理回路を論理定義す・るPLDである。 なお、これら合計3個の集積回路は、ディジチェーン接
続されているが、図示されない同一のいくつかの集積回
路1も続いてディジチェーン接続されている。 ディジチェーン接続されている集積回路1の、この第7
図における左端の集積口1i181は、論理回路のプロ
グラムのためのデータをロードする際、マスクとなる。 又、このマスクの集積回路1の右側に順に接続される各
集積回路1は、全てスレーブとなっている。 なお、これらマスクの集積回路1とスレーブの集積回路
1とは同一の集積回路1である。又、各集積回路1がマ
スクであるかスレーブであるかの指定は、図示されない
各集積回路1へのデバイスモード信号による。 マスクである集積回路1は、それ自身と共に、接続され
る他の全てのスレーブの集積回路1の、論理回路のプロ
グラムのためのデータのロード、及び、そのタイミング
制御等の制御を行う。 ユーザが外部から入力する論理回路のプログラムのため
の論理定義データPDは、マスクである集積回路1に入
力される。又、マスクである集積回路1の論理定義デー
タ出力DOUTは、隣接するスレーブの集積回路1の論
理定義データ入力DINに接続されている。以降、他の
スレーブである集積回路1においても、それぞれの論理
定義データ出力DOUT及び論理定義データ入力DIN
に関して、ディジチェーン接続となっている。 又、マスクの集積回路1から出力される論理定義同期ク
ロック出力C0UTは、スレーブである各集積回路1の
論理定義同期クロック入力CINに接続されている。 この第7図のマスク及びスレーブである集積回路1にお
いては、次に示されるような合計3種類のステータスが
ある。 (1)イニシャルステート(以降、Aステートと呼ぶ)
: 各集積回路1毎に電源投入及び電源投入後の安定状態を
検出し、各集積回路1毎に設定されるステータス、各集
積回路1内部の論理定義データメモリがオールクリアさ
れる。 (2)コンフィグレーションステート(以降、Bステー
トと呼ぶ): 前記Aステートの処理終了後、各集積回路1毎に自動設
定されるステータス、各集積回路1は、所定のバイト数
(集積回路1個分)の論理定義データを1バイト毎等所
定バイト毎ずつ順に論理定義データ入力DINから入力
し、論理定義データメモリに書込む、又、1にバイト以
上のデータが論理定義データ入力DINに入力された場
合には、これを論理定義データ出力DOUTに出力し、
隣接する集積回路1の論理定義データ入力DINへ入力
する。 (3)ユーザステート(以降、Cステートと呼ぶ): 各集積回路1において、論理定義データメモリのコンフ
ィグレーションが終了し、ユーザが定義された論理回路
を使用可能である状態。 以下、各集積回路1の入力端子の説明を行う。 マスク及びスレーブの各集積回路1の再プログラム端子
REPは、前記Aステート及びBステートでは、コンフ
ィグレーション完了信号DONEを出力するオープンコ
レクタ出力端子となる。 又、この再プログラム端子REPは、Cステートでは入
力端子となり、“O”が入力されると該集積回路1のス
テータスは強制的にBステートに移行しく再プログラム
状態)、論理定義データメモリの先頭アドレスからの全
アドレスへの論理定義データの再書込状態となる。 マスク及びスレーブの集積回路1のリセット端子RES
は、Aステートでは、“0”が入力されるとその集積図
FI&1の論理定義データメモリのイニシャライズが終
了しても、Bステートへの移行を待機するという入力信
号の入力端子である。 又、このリセット端子RESは、Bステートでは、論理
定義のためのBステートにおける処理をリセットし、論
理定義データメモリの先頭アドレスからの再書込状態と
なる。 又、このリセット端子RESは、Cステートでは、該集
積回路1内部のユーザが定義して論理回路のために用い
ることができるフリップフロップ等のリセット端子に接
続され、ユーザが定義した論理回路のリセットのために
用いられる。 マスク及びスレーブの集積回路1のイニシャライズ中端
子INIは、Aステートが完了し、Bステートに移行し
たことを検出するなめに用いられる。即ち、マスク及び
スレーブの各集積回路1が、それぞれ、Aステートにお
ける論理データメモリのオールクリアの処理中には、こ
のイニシャライズ中端子INIからは“0”が出力され
る。従って、各集積回路1それぞれにおいて、論理定義
データメモリがオールクリアされると、各集積回路1の
イニシャライズ中端子INIの出力は“1”となるので
、全てのスレーブの集積回路1のイニシャライズ中端子
INIの出力の論理和により、マスクの集積回路1は全
ての集積回路のBステートへの移行を検出できる。 以下、Aステートから順に、第7図における複数個のP
LD(集積回路1)の論理定義を説明する。 第7図に示されるような複数個のPLD(集積図#11
)において、電源が投入され、各集積回路1において電
源電圧が安定状態になっていると判定されると、それぞ
れの集積回路1毎に、論理定義データメモリのオールク
リアの処理が行われる。 このオールクリアの処理は、論理定義データメモリ中を
全て“0”とするものであるが、Bステートで“0”の
データを論理定義データメモリ中の全てのメモリに書込
む場合に比べて、非常に短時間で自動的に行うことがで
きる。 それぞれの集積回路1において、論理定義データメモリ
のオールクリア処理中には、それぞれの集積回路1のイ
ニシャライズ中端子INIからは、“0″が出力される
。 全てのスレーブの集積回路1のイニシャライズ中端子I
NIの出力は、1個のプルアップ抵抗Rと共に、ワイヤ
ドオア接続となって、出力がマスクの集積回路1のリセ
ット端子RESに入力されているORゲート32(負論
理ではORの論理演算を行うが、正論理ではANDゲー
トである)に入力されている。 従って、スレーブの集積回路1が1個でもAステートの
イニシャライズ処理〈論理定義データメモリのオールク
リア処理)中である場合には、マスタの集積回路1のリ
セット端子RESは“0”となる、これにより、マスク
の集積回路1がAステートのイニシャライズ処理を完了
しBステートに移行したとしても、このマスクの集積回
路1のBステートの処理は待機状態となる。 全てのスレーブの集積回路1のイニシャライズ処理が完
了し、マスクの集積回路1のリセット端子RES“1′
が入力され、且つマスクの集積回路1のイニシャライズ
処理も完了した場合においては、Bステートにおける所
望の論理回路の論理定義するための論理定義データの書
込が開始される。 Bステートの論理定義データの書込が開始すると、論理
定義データPDがマスクの集積回路1の論理定義データ
入力DINに入力され、この論理定義データは該マスク
の集積回路1の論理定義データメモリに書込まれる。 集積回路1個分の論理定義データPDが入力されると、
マスクの集積回路1の論理定義データメモリは全て書込
を完了する。 この後、更に入力される論理定義データPDは、マスク
の集積回路1の論理定義データ出力DOUTから出力さ
れ、隣接するスレーブの集積回路1の論理定義データ入
力DIHに入力され、該スレーブの集積回路1の論理定
義データメモリに書込まれる。 このスレーブの集積回路1の1にバイトの論理定義デー
タメモリが全て書込まれると、このスレーブに更に入力
される論理定義データは、更に隣に隣接するスレーブの
集積口F#11に出力され、このようにして全てのスレ
ーブの集積回路1の論理定義データメモリへの論理定義
データの書込が行われる。 それぞれのマスク及びスレーブの集積回路1の論理定義
データメモリへの書込終了時においては、それぞれの集
積回路1毎にCステートに移行し、それぞれの集積回路
1毎の再プログラム端子REPから“1”が出力される
が、論理定義データメモリの書込が完了していないスレ
ーブの集積回路1がある場合には、この論理定義データ
の書込が続行される。 全てのマスク及びスレーブの集積回路1の論理定義デー
タの書込が全て完了すると、全てのマスク及びスレーブ
の集積回路1の再プログラム端子REP及び1個のプル
アップ抵抗Rにより構成されるワイヤドオア回路の演算
結果であるコンフィグレーション完了信号DONBは“
1”となる。 以上、これら複数個の集積回路1 (PLD)の論理回
路の定義は、このコンフィグレーション完了信号DON
Eが“1″となったときに終了する。 従って、このコンフィグレーション完了信号DONEが
“1”であることを検出し、論理定義が完了された論理
回路の利用を開始すればよい。 全てのマスク及びスレーブの集積回路1がCステートと
なり、コンフィグレーション完了信号DONBが“1″
となり、場合によっては実際に定義された論理回路の利
用が開始された場合において、新たにこれらのマスク及
びスレーブの集積回路1の論理回路の定義(再定義)を
行うことも可能である。 この場合には、この第7図において左方から、“ONで
ある再プログラム信号REPをバッファゲート30及び
1つのORゲート32に入力する。 これによりコンフィグレーション完了信号DONEか“
O”となると共に、全てのマスク及びスレーブの集積回
路1の再プログラム端子RBPに“O”が入力され、こ
れら各マスク及びスレーブの集8回路1の論理回路の定
義(再定義)が行われる。 このとき用いられる論理定義データPDを、電源投入直
後における論理回路の定義時に用いられる論理定義デー
タPDと異ならせた場合には、電源投入時には所定の論
理回路をこれらマスク及びスレーブの集積回路1に定義
できると共に、この径異なった所望の論理回路をこれら
マスク及びスレーブの集積回路1に定義することができ
る。 なお、Bステートにおける論理定義データPDのマスタ
及びスレーブの集積回路1への書込や、コンフィグレー
ション完了信号DONBが出力されるまでの一連の制御
は、各スレーブの集積回路1の論理定義同期クロック入
力CIHにより各スレーブの集積回路1に入力される論
理定義同期クロックを、マスクの集積回路1の論理定義
同期クロック出力C0UTから出力しながら、このマス
クの集積回路1内部の回路により行っている。 又、この論理定義データPDは、例えば、これらのマス
ク及びスレーブの集積回路1が搭載されたプリント基板
上のP ROM (progranugable re
adonlyraen+ory)から読出すものである
が、このPROMからの読出の制御もこのマスクの集積
回路1により行うものである。 以上説明したように、複数個を組合せて接続し、論理回
路のプログラムのためのデータをロードし、ユーザが所
望の論理回路を定義する集積回路にあっては、この定義
のための論理定義データを同一の記憶手段ないしはデー
タ供給手段から供給することができる等、多くの利点を
有するものである。 なお、この第7図に示される従来例及びこれ以後の説明
においては、バッファゲート30はオープンコレクタと
なっており、例えば第8図に示されるような構造なって
いる。
しかしながら、このような複数個を組合せて接続し、論
理定義する集積回#1(PLD)においては、バッファ
ゲート30やORゲート32やプルアップ抵抗R(ワイ
ヤドオア回路を構成するためのもの)等、いくつかの論
理ゲートを外付しなければならないという問題がある。 このような外付の論理ゲートを用いなければならない場
合には、この外付となる論理ゲート等が例え極僅かであ
っても、少なくとも数個の5SI(slall 5ca
le integrated circuit)やMS
I(lediulscale integrated
circuit )や抵抗等を改めて用いなければなら
ず、電子回路全体の集積度の低下や、製造時の工数の増
加や、電子回路全体の信頼性の低下等いくつかの問題を
有している。 本発明は、前記従来の問題点を解決するべくなされたも
ので、複数個を組合せて接続し、論理回路のプログラム
のためのデータをロードし、ユーザか所望の論理回路を
定義可能な集積回路において、前記プログラムのための
外付の論理ゲートの付加的な集積回路や抵抗等を不要と
し、あるいは減少し、これら集積回路を搭載するプリン
ト基板等の設計の便宜を図ると共に、小型化や製造能率
の向上や信頼性の向上等を図ることが可能な集積回路を
提供することを目的とする。
理定義する集積回#1(PLD)においては、バッファ
ゲート30やORゲート32やプルアップ抵抗R(ワイ
ヤドオア回路を構成するためのもの)等、いくつかの論
理ゲートを外付しなければならないという問題がある。 このような外付の論理ゲートを用いなければならない場
合には、この外付となる論理ゲート等が例え極僅かであ
っても、少なくとも数個の5SI(slall 5ca
le integrated circuit)やMS
I(lediulscale integrated
circuit )や抵抗等を改めて用いなければなら
ず、電子回路全体の集積度の低下や、製造時の工数の増
加や、電子回路全体の信頼性の低下等いくつかの問題を
有している。 本発明は、前記従来の問題点を解決するべくなされたも
ので、複数個を組合せて接続し、論理回路のプログラム
のためのデータをロードし、ユーザか所望の論理回路を
定義可能な集積回路において、前記プログラムのための
外付の論理ゲートの付加的な集積回路や抵抗等を不要と
し、あるいは減少し、これら集積回路を搭載するプリン
ト基板等の設計の便宜を図ると共に、小型化や製造能率
の向上や信頼性の向上等を図ることが可能な集積回路を
提供することを目的とする。
【課題を達成するための手段]
本発明は、複数個を組合せて接続し、論理回路のプログ
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路において、前記プログラムのた
め、少なくとも1つの集積回路の出力又は外部からの信
号を入力して演算し、又は伝達する外付論理ゲートの少
なくとも一部が、集積回路内部に備えることにより、前
記課題を達成したものである。 【作用】 本発明は、第1図のブロック図に要旨を示す如く、複数
個を組合せて#続し、論理回路の70グラムのためのデ
ータをロードし、ユーザが所望の論理回路を定義可能な
集積回路1において、このような集積回路1の外付の電
子部品の数を減少させるというものである。 即ち、このような複数個の集積回路のプログラムのため
に用いられる、少なくとも1個の集積回路1の出力又は
外部からの信号を入力して演算し、又は伝達する外付論
理ゲートの少なくとら一部の論理ゲート、即ち、外付論
理ゲートであった論理ゲート20を、いずれかの集積回
路1内部に備えるようにしたものである。 この第1図において、集積回路1の内部には所望の論理
回路を定義可能な部分3と共に、従来外付論理ゲートで
あった論理ゲート20が配置されている。又、所望の論
理回路を定義可能な部分3の内部には、この定義(プロ
グラム)のための論理定義データを記憶する論理定義デ
ータメモリ5が備えられている。 又、集積回路1の内部には、他の集積回路1と共に組合
せて接続し、論理回路のプログラムのためデータをロー
ドし、ユーザが所望の論理回路を定義していくための制
御を行うディジチェーン制御回路7が設けられている。 このディジチェーン制御回路7は、データ転送及び制御
のための信号線50により、外部から又はgJ接する集
積回路1から論理定義データを入力して、信号m52を
介して論理定義データメモリ5への書込を行う、ス、こ
のディジチェーン制御回路7は、論理定義データメモリ
5が全て書込まれた後には、データ転送又は制御のため
の信号線50を介して入力される論理定義データを、隣
接する別の集積回路1へ、データ転送のための信号線6
2を介して出力する。 このとき、制御のための信号線60は、論理定義データ
メモリ5へのデータ書込の際のタイミング制御のための
ものである。 更に、外付論理ゲートであった論理ゲート20は、外部
からの入力又は隣接する集積回路1のいずれか一方と、
当該集積回路1と、更に別の隣接する集積回路1との間
にあって、制御のための信号線56と58とにより、論
理演算を行うものである。 従って、本発明によれば、複数個を組合せて接続し、論
理回路のプログラムのためのデータをロードし、ユーザ
が所望の論理回路を定義可能な集積回路において、この
プログラムのための外付の論理ゲートのための付加的な
集積回路や抵抗等を不要あるいは減少することができる
。
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路において、前記プログラムのた
め、少なくとも1つの集積回路の出力又は外部からの信
号を入力して演算し、又は伝達する外付論理ゲートの少
なくとも一部が、集積回路内部に備えることにより、前
記課題を達成したものである。 【作用】 本発明は、第1図のブロック図に要旨を示す如く、複数
個を組合せて#続し、論理回路の70グラムのためのデ
ータをロードし、ユーザが所望の論理回路を定義可能な
集積回路1において、このような集積回路1の外付の電
子部品の数を減少させるというものである。 即ち、このような複数個の集積回路のプログラムのため
に用いられる、少なくとも1個の集積回路1の出力又は
外部からの信号を入力して演算し、又は伝達する外付論
理ゲートの少なくとら一部の論理ゲート、即ち、外付論
理ゲートであった論理ゲート20を、いずれかの集積回
路1内部に備えるようにしたものである。 この第1図において、集積回路1の内部には所望の論理
回路を定義可能な部分3と共に、従来外付論理ゲートで
あった論理ゲート20が配置されている。又、所望の論
理回路を定義可能な部分3の内部には、この定義(プロ
グラム)のための論理定義データを記憶する論理定義デ
ータメモリ5が備えられている。 又、集積回路1の内部には、他の集積回路1と共に組合
せて接続し、論理回路のプログラムのためデータをロー
ドし、ユーザが所望の論理回路を定義していくための制
御を行うディジチェーン制御回路7が設けられている。 このディジチェーン制御回路7は、データ転送及び制御
のための信号線50により、外部から又はgJ接する集
積回路1から論理定義データを入力して、信号m52を
介して論理定義データメモリ5への書込を行う、ス、こ
のディジチェーン制御回路7は、論理定義データメモリ
5が全て書込まれた後には、データ転送又は制御のため
の信号線50を介して入力される論理定義データを、隣
接する別の集積回路1へ、データ転送のための信号線6
2を介して出力する。 このとき、制御のための信号線60は、論理定義データ
メモリ5へのデータ書込の際のタイミング制御のための
ものである。 更に、外付論理ゲートであった論理ゲート20は、外部
からの入力又は隣接する集積回路1のいずれか一方と、
当該集積回路1と、更に別の隣接する集積回路1との間
にあって、制御のための信号線56と58とにより、論
理演算を行うものである。 従って、本発明によれば、複数個を組合せて接続し、論
理回路のプログラムのためのデータをロードし、ユーザ
が所望の論理回路を定義可能な集積回路において、この
プログラムのための外付の論理ゲートのための付加的な
集積回路や抵抗等を不要あるいは減少することができる
。
以下、図を用いて本発明の実施例を詳細に説明する。
第2図は、本発明の実施例の回路図である。
この第2図において、集積回路1内部の符号REP、R
ES、INIは、前述の第7図の同符号のものと同一の
ものである。 即ち、この第2図の実施例においては、従来の集積回路
1と同等の回路部分と、合計3個の端子x、y、zとの
間において、外付論理ゲートであった論理ゲート20、
即ち、従来の外付論理ゲートと同等である論理ゲートが
配置されている。 この外付論理ゲートであった論理ゲート20は、合計1
個のORゲート(正論理ではANDゲート)32と合計
1個のバッファゲート(オーブンコレクタ)30と合計
2個のプルアップ抵抗Rとにより構成されている。 更に、この外付論理ゲートであった論理ゲート20は、
合計9個の切替回路40により構成されている。 これらの切替回路40は、それぞれ、ステータス信号M
1とデバイスモード信号M2とのいずれか一方を入力し
て、この信号により切替回路端子A又はBと切替回路端
子Cとの間の接続の切替を行う。 ステータス信号M1は、Aステート及びBステートのと
きには“1”となり、Cステートのときには“0”とな
る。 又、デバイスモード信号M2は、マスクデバイスのとき
には“1”となり、スレーブデバイスのときには′O″
となる。 従って、外付論理ゲートであった論理ゲート20は、バ
ッファゲート30とORゲート32とグルアップ抵抗R
(ワイヤドオア回路を構成するなめに用いられる)とを
有効に用いて、再プログラム端子REPとリセット端子
RBSとイニシャライズ中端子INI、合計3個の端子
x、y、zとの間において、切替回路40により配線接
続を切替えながら、従来集積回路1の外部に配置された
論理ゲートと同等の論理ゲートを構成するようにされて
いる。 第3図は、本発明の第1実施例に用いられる切替回路4
0の回路図である。 この第3図において、切替回路40は、合計1個のイン
バータゲート34と、合計2個のNチャネルMO3)ラ
ンジスタ36とにより構成されている。 この切替回路40の切替制御端子Mは、一方のNチャネ
ルMOSトランジスタ36のゲートに接続されると共に
、インバータゲート34を介してもう一方のNチャネル
MOSトランジスタ36のゲートにも接続されている。 又、切替制御端子Mがゲートに直接接続されているNチ
ャネルMOSトランジスタ36のドレイン又はソースは
、切替回路端子A又はCに#続されている。切替制御端
子Mとゲートとがインバータゲート34を介して接続さ
れているもう一方のNチャネルMO3)ランジスタ36
のドレイン又はソースは、切替回路端子B又はCに接続
されている。 従って、この切替回路40は、切替制御端子Mに“0”
が入力されている場合には、切替回路端子Aと切替回路
端子Cとの間はオフ状態となり、切替回路端子Bと切替
回路端子Cとの間はオン状態となる。又、切替制御端子
Mに“1”が入力されている場合には、切替回路端子A
と切替回路端子Cとの間がオン状態となり、切替回路端
子Bと切替回路端子Cとの間はオフ状態となる。 第4図は、前述の本発明の実施例の集積回路1の接続図
である。 この第4図において、符号PD、DIN、D。 UT、、C0UT、CIN、REP、5YSRESは、
前述の第7図の同符号のものと同一のものである。 この第4図の図示される合計3個のマスク及びスレーブ
の集積回路1は、前述の本発明の実施例の集積回路であ
る。又、符号X、Y、Zは、前述の第2図の同符号のも
のと同一のものである。 なお、この第4図においては、スレーブの集積回路1は
合計2個のみが図示されているが、必要個数接続されて
いるものとする。 以下、この第4図のような接続状態にあって、Aステー
ト及びBステート及びCステートにおける接続状態及び
作用を、第5図及び第6図を用いて説明する。 第5図は、Aステート及びBステートにおける接続状態
である。 即ち、Aステート及びBステートにおいてはステータス
信号M1は“1”となり、このステータス信号M1が入
力されている切替回路40は、切替回路端子Aと切替回
路端子Cとの間がオン状態となり、切替回路端子Bと切
替回路端子Cとの間がオフ状態となる。 又、マスクの集積図#11においては、デバイスモード
信号M2が“1”となるので、このデバイスモード信号
M2が切替制御端子Mに入力されている切替回路40は
、切替回路端子Aと切替回路端子Cとの間がオン状態と
なり、切替回路端子Bと切替回路端子Cとの間がオフ状
態となる。 又、スレーブの集積回路1は、デバイスモード信号M2
が′0”となるので、このデバイストモード信号M2が
切替制御端子Mに入力されている切替回路40において
、切替回路端子Aと切替回路端子Cとの間はオフ状態と
なり、切替回路端子Bと切替回路端子Cとの間はオン状
態となる。 従って、Aステート及びBステートの場合には、この第
5図に示されるような接続状態となる。 即ち、再プログラム信号RFPは、マスクの集積回路内
部の再プログラム端子REPのみに接続される。又、シ
ステムリセット信号5YSRESは、マスクの集積回路
1においてはORゲート32を介して該集積回路1内部
のリセット端子RESに接続され、スレーブの集積回路
1においては該集積回路内部のリセット端子RESにT
IL接接続される。又、各スレーブの集積回路1内部の
イニシャライズ中端子INIは、プルアッグ抵抗Rを用
いながらワイヤドオア回路が構成され、ORゲートに入
力される。 第5図に示されるような状態に接続されると、マスク及
びスレーブの集積回路1がそれぞれAステートである時
にはイニシャライズ処理を行う。 又、このイニシャライズ処理が終了し、各集積回路1が
それぞれBステートに移行する場合にあたっては、各ス
レーブの集積回路1の内部のイニシャライズ中端子IN
Iの信号の論理和をORゲート32を介してマスクの集
積回路1内部のリセット端子RESに入力することによ
り同期をとって、Bステートにおける論理定義データの
読込みの開始をすることができる。 第6図は、前述の本発明の実施例のCステートにおける
接続状態を示す接続図である。 この第6図において、符号1.30.32、REP、R
ES、INI、X、Y、Z!、t、前述の第2図の同符
号のものと同一のものである。又、符号5YSRESは
、前述の第7図の同符号のものと同一のものである。 この第6区においては、Cステートであるので、ステー
タス信号M1は0″となる。従って、このステータス信
号M1が切替制fJ4@子Mに入力されている切替回路
40の切替回路端子Aと切替回路端子Cとの間はオフ状
態となり、切替回路端子Bと切替回路端子Cとの間はオ
ン状態となる。 又、マスクの集積回路lにおいては、デバイスモード信
号M2が1′となり、このデバイスモード信号M2が切
替制御端子Mに入力されている切替回路40において、
切替回路端子Aと切替回路端子Cとの間はオン状態とな
り、切替回路端子Bと切替回路端子Cとの間はオフ状態
となる。 又、スレーブの集積回路1においては、デバイスモード
信号M2がO″となる。従って、デバイスモード信号M
2を切替M#端子Mに入力している切替回路40は、切
替回F!@端子Aと切替回路端子Cとの間がオフ状態と
なり、切替回路端子Bと切替回路端子Cとの間がオン状
態となる。 従って、Cステートの場合には、この第6図に示される
ような接続状態となる。 即ち、システムリセット信号5YSRESは、マスクの
集積口Ill内部のリセット端子RESにはORゲート
32を介して入力されると共に、各スレーブの集積口H
1内部のリセット端子RESには直接接続される。従っ
て、ユーザが定義した論理回路の使用時に、このユーザ
が定義した論理回路に対してリセットをかける場合には
、このシステムリセット信号5YSRBSを“0”とす
ればよい。 又、再プログラム信号REPは、バッファゲート30を
介して、それぞれのマスク及びスレーブの集積回路1内
部の再プログラム端子REPに入力されているので、こ
れらの集積回路内部における論理回路の定義を変更する
再プログラム時には、再プログラム信号REPを0”と
することにより、論理定義データのマスクの集積回路1
内部の制御に従って再プログラムを行うことができる。 以上説明したように、本発明の実施例においては、従来
外付であった論理ゲート全てを、接続される集積回路1
のいずれかに備えることができると共に、従来と全く同
様に複数個を組合せて接続し、論理回路のプログラムの
ためのデータをロードし、所望の論理回路を定義するこ
とが可能である。
ES、INIは、前述の第7図の同符号のものと同一の
ものである。 即ち、この第2図の実施例においては、従来の集積回路
1と同等の回路部分と、合計3個の端子x、y、zとの
間において、外付論理ゲートであった論理ゲート20、
即ち、従来の外付論理ゲートと同等である論理ゲートが
配置されている。 この外付論理ゲートであった論理ゲート20は、合計1
個のORゲート(正論理ではANDゲート)32と合計
1個のバッファゲート(オーブンコレクタ)30と合計
2個のプルアップ抵抗Rとにより構成されている。 更に、この外付論理ゲートであった論理ゲート20は、
合計9個の切替回路40により構成されている。 これらの切替回路40は、それぞれ、ステータス信号M
1とデバイスモード信号M2とのいずれか一方を入力し
て、この信号により切替回路端子A又はBと切替回路端
子Cとの間の接続の切替を行う。 ステータス信号M1は、Aステート及びBステートのと
きには“1”となり、Cステートのときには“0”とな
る。 又、デバイスモード信号M2は、マスクデバイスのとき
には“1”となり、スレーブデバイスのときには′O″
となる。 従って、外付論理ゲートであった論理ゲート20は、バ
ッファゲート30とORゲート32とグルアップ抵抗R
(ワイヤドオア回路を構成するなめに用いられる)とを
有効に用いて、再プログラム端子REPとリセット端子
RBSとイニシャライズ中端子INI、合計3個の端子
x、y、zとの間において、切替回路40により配線接
続を切替えながら、従来集積回路1の外部に配置された
論理ゲートと同等の論理ゲートを構成するようにされて
いる。 第3図は、本発明の第1実施例に用いられる切替回路4
0の回路図である。 この第3図において、切替回路40は、合計1個のイン
バータゲート34と、合計2個のNチャネルMO3)ラ
ンジスタ36とにより構成されている。 この切替回路40の切替制御端子Mは、一方のNチャネ
ルMOSトランジスタ36のゲートに接続されると共に
、インバータゲート34を介してもう一方のNチャネル
MOSトランジスタ36のゲートにも接続されている。 又、切替制御端子Mがゲートに直接接続されているNチ
ャネルMOSトランジスタ36のドレイン又はソースは
、切替回路端子A又はCに#続されている。切替制御端
子Mとゲートとがインバータゲート34を介して接続さ
れているもう一方のNチャネルMO3)ランジスタ36
のドレイン又はソースは、切替回路端子B又はCに接続
されている。 従って、この切替回路40は、切替制御端子Mに“0”
が入力されている場合には、切替回路端子Aと切替回路
端子Cとの間はオフ状態となり、切替回路端子Bと切替
回路端子Cとの間はオン状態となる。又、切替制御端子
Mに“1”が入力されている場合には、切替回路端子A
と切替回路端子Cとの間がオン状態となり、切替回路端
子Bと切替回路端子Cとの間はオフ状態となる。 第4図は、前述の本発明の実施例の集積回路1の接続図
である。 この第4図において、符号PD、DIN、D。 UT、、C0UT、CIN、REP、5YSRESは、
前述の第7図の同符号のものと同一のものである。 この第4図の図示される合計3個のマスク及びスレーブ
の集積回路1は、前述の本発明の実施例の集積回路であ
る。又、符号X、Y、Zは、前述の第2図の同符号のも
のと同一のものである。 なお、この第4図においては、スレーブの集積回路1は
合計2個のみが図示されているが、必要個数接続されて
いるものとする。 以下、この第4図のような接続状態にあって、Aステー
ト及びBステート及びCステートにおける接続状態及び
作用を、第5図及び第6図を用いて説明する。 第5図は、Aステート及びBステートにおける接続状態
である。 即ち、Aステート及びBステートにおいてはステータス
信号M1は“1”となり、このステータス信号M1が入
力されている切替回路40は、切替回路端子Aと切替回
路端子Cとの間がオン状態となり、切替回路端子Bと切
替回路端子Cとの間がオフ状態となる。 又、マスクの集積図#11においては、デバイスモード
信号M2が“1”となるので、このデバイスモード信号
M2が切替制御端子Mに入力されている切替回路40は
、切替回路端子Aと切替回路端子Cとの間がオン状態と
なり、切替回路端子Bと切替回路端子Cとの間がオフ状
態となる。 又、スレーブの集積回路1は、デバイスモード信号M2
が′0”となるので、このデバイストモード信号M2が
切替制御端子Mに入力されている切替回路40において
、切替回路端子Aと切替回路端子Cとの間はオフ状態と
なり、切替回路端子Bと切替回路端子Cとの間はオン状
態となる。 従って、Aステート及びBステートの場合には、この第
5図に示されるような接続状態となる。 即ち、再プログラム信号RFPは、マスクの集積回路内
部の再プログラム端子REPのみに接続される。又、シ
ステムリセット信号5YSRESは、マスクの集積回路
1においてはORゲート32を介して該集積回路1内部
のリセット端子RESに接続され、スレーブの集積回路
1においては該集積回路内部のリセット端子RESにT
IL接接続される。又、各スレーブの集積回路1内部の
イニシャライズ中端子INIは、プルアッグ抵抗Rを用
いながらワイヤドオア回路が構成され、ORゲートに入
力される。 第5図に示されるような状態に接続されると、マスク及
びスレーブの集積回路1がそれぞれAステートである時
にはイニシャライズ処理を行う。 又、このイニシャライズ処理が終了し、各集積回路1が
それぞれBステートに移行する場合にあたっては、各ス
レーブの集積回路1の内部のイニシャライズ中端子IN
Iの信号の論理和をORゲート32を介してマスクの集
積回路1内部のリセット端子RESに入力することによ
り同期をとって、Bステートにおける論理定義データの
読込みの開始をすることができる。 第6図は、前述の本発明の実施例のCステートにおける
接続状態を示す接続図である。 この第6図において、符号1.30.32、REP、R
ES、INI、X、Y、Z!、t、前述の第2図の同符
号のものと同一のものである。又、符号5YSRESは
、前述の第7図の同符号のものと同一のものである。 この第6区においては、Cステートであるので、ステー
タス信号M1は0″となる。従って、このステータス信
号M1が切替制fJ4@子Mに入力されている切替回路
40の切替回路端子Aと切替回路端子Cとの間はオフ状
態となり、切替回路端子Bと切替回路端子Cとの間はオ
ン状態となる。 又、マスクの集積回路lにおいては、デバイスモード信
号M2が1′となり、このデバイスモード信号M2が切
替制御端子Mに入力されている切替回路40において、
切替回路端子Aと切替回路端子Cとの間はオン状態とな
り、切替回路端子Bと切替回路端子Cとの間はオフ状態
となる。 又、スレーブの集積回路1においては、デバイスモード
信号M2がO″となる。従って、デバイスモード信号M
2を切替M#端子Mに入力している切替回路40は、切
替回F!@端子Aと切替回路端子Cとの間がオフ状態と
なり、切替回路端子Bと切替回路端子Cとの間がオン状
態となる。 従って、Cステートの場合には、この第6図に示される
ような接続状態となる。 即ち、システムリセット信号5YSRESは、マスクの
集積口Ill内部のリセット端子RESにはORゲート
32を介して入力されると共に、各スレーブの集積口H
1内部のリセット端子RESには直接接続される。従っ
て、ユーザが定義した論理回路の使用時に、このユーザ
が定義した論理回路に対してリセットをかける場合には
、このシステムリセット信号5YSRBSを“0”とす
ればよい。 又、再プログラム信号REPは、バッファゲート30を
介して、それぞれのマスク及びスレーブの集積回路1内
部の再プログラム端子REPに入力されているので、こ
れらの集積回路内部における論理回路の定義を変更する
再プログラム時には、再プログラム信号REPを0”と
することにより、論理定義データのマスクの集積回路1
内部の制御に従って再プログラムを行うことができる。 以上説明したように、本発明の実施例においては、従来
外付であった論理ゲート全てを、接続される集積回路1
のいずれかに備えることができると共に、従来と全く同
様に複数個を組合せて接続し、論理回路のプログラムの
ためのデータをロードし、所望の論理回路を定義するこ
とが可能である。
以上説明したように、本発明によれば、複数個を組合せ
て接続し、論理回路のプログラムのためのデータをロー
ドし、ユーザが所望の論理回路を定義可能な集積回路に
おいて、前記プログラムのための従来外付であった論理
ゲートの付加的な集積回路や抵抗等を不要とし、あるい
は減少し、これら集積回路を搭載するプリント基板等の
設計の便宜を図ると共に、小型化や電子回路の製造能率
の向上や信頼性の向上を図ることができるという優れた
効果を得ることができる。
て接続し、論理回路のプログラムのためのデータをロー
ドし、ユーザが所望の論理回路を定義可能な集積回路に
おいて、前記プログラムのための従来外付であった論理
ゲートの付加的な集積回路や抵抗等を不要とし、あるい
は減少し、これら集積回路を搭載するプリント基板等の
設計の便宜を図ると共に、小型化や電子回路の製造能率
の向上や信頼性の向上を図ることができるという優れた
効果を得ることができる。
【図面の簡単な説明】
第1図は、本発明の要旨を示すブロック図、第2図は、
本発明の実施例の集積回路の回路図、第3図は、前記実
施例に用いられる切替回路内部の回路図、 第4図は、前記実施例の接続図、 第5図は、イニシャルステート(Aステート)及びコン
フィグレーションステート(Bステート)における、前
記実施例の接続状態図、 第6図は、ユーザステート(Cステート)における、前
記実施例の接続状態図、 第7図は、従来の、複数個を組合せて接続し、論理定義
するPLDの接続図、 第8図は、前記従来例及び前記実施例に用いられるオー
プンコレクタのバッファゲートの内部回路図である。 1・・・集積回路、 3・・・所望の論理回路を定義可能な部分、5・・・論
理定義データメモリ、 7・・・ディジチェーン制御回路、 20・・・外付論理ゲートであった論理ゲート、30・
・・バッファゲート(オーブンコレクタ)、32・・・
ORゲート(正論理ではANDゲート)、34・・・イ
ンバータゲート、 36・・・NチャネルMO3)−ランジスタ、40・・
・切替回路、 50〜62・・・信号線、 R・・・プルアップ抵抗、 PD・・・論理定義データ、 DIN・・・論理定義データ入力、 DOUT・・・論理定義データ出力、 C0UT・・・論理定義同期クロック出力、(jN・・
・論理定義同期クロック入力、RES・・・リセット端
子、 5YSRES・・・システムリセット信号、REP・・
・再プログラム(端子又は信号)、INI・・・イニシ
ャライズ中(端子又は信号)、DONE・・・コンフィ
グレーション完了信号、Ml・・・ステータス信号、 M2・・・デバイスモード信号、 A、B、C・・・切替回路端子、 M・・・切替側!端子、 x、y、z・・・端子。
本発明の実施例の集積回路の回路図、第3図は、前記実
施例に用いられる切替回路内部の回路図、 第4図は、前記実施例の接続図、 第5図は、イニシャルステート(Aステート)及びコン
フィグレーションステート(Bステート)における、前
記実施例の接続状態図、 第6図は、ユーザステート(Cステート)における、前
記実施例の接続状態図、 第7図は、従来の、複数個を組合せて接続し、論理定義
するPLDの接続図、 第8図は、前記従来例及び前記実施例に用いられるオー
プンコレクタのバッファゲートの内部回路図である。 1・・・集積回路、 3・・・所望の論理回路を定義可能な部分、5・・・論
理定義データメモリ、 7・・・ディジチェーン制御回路、 20・・・外付論理ゲートであった論理ゲート、30・
・・バッファゲート(オーブンコレクタ)、32・・・
ORゲート(正論理ではANDゲート)、34・・・イ
ンバータゲート、 36・・・NチャネルMO3)−ランジスタ、40・・
・切替回路、 50〜62・・・信号線、 R・・・プルアップ抵抗、 PD・・・論理定義データ、 DIN・・・論理定義データ入力、 DOUT・・・論理定義データ出力、 C0UT・・・論理定義同期クロック出力、(jN・・
・論理定義同期クロック入力、RES・・・リセット端
子、 5YSRES・・・システムリセット信号、REP・・
・再プログラム(端子又は信号)、INI・・・イニシ
ャライズ中(端子又は信号)、DONE・・・コンフィ
グレーション完了信号、Ml・・・ステータス信号、 M2・・・デバイスモード信号、 A、B、C・・・切替回路端子、 M・・・切替側!端子、 x、y、z・・・端子。
Claims (1)
- (1)複数個を組合せて接続し、論理回路のプログラム
のためのデータをロードし、ユーザが所望の論理回路を
定義可能な集積回路において、前記プログラムのため、
少なくとも1つの集積回路の出力又は外部からの信号を
入力して演算し、又は伝達する外付論理ゲートの少なく
とも一部が、集積回路内部に備えられたことを特徴とす
る集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2301349A JP2546920B2 (ja) | 1990-11-07 | 1990-11-07 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2301349A JP2546920B2 (ja) | 1990-11-07 | 1990-11-07 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04172821A true JPH04172821A (ja) | 1992-06-19 |
JP2546920B2 JP2546920B2 (ja) | 1996-10-23 |
Family
ID=17895799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2301349A Expired - Fee Related JP2546920B2 (ja) | 1990-11-07 | 1990-11-07 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2546920B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5927624A (ja) * | 1982-08-05 | 1984-02-14 | Nec Corp | 論理変更可能な集積回路 |
-
1990
- 1990-11-07 JP JP2301349A patent/JP2546920B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5927624A (ja) * | 1982-08-05 | 1984-02-14 | Nec Corp | 論理変更可能な集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2546920B2 (ja) | 1996-10-23 |
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LAPS | Cancellation because of no payment of annual fees |