JPH04172821A

JPH04172821A - 集積回路

Info

Publication number: JPH04172821A
Application number: JP2301349A
Authority: JP
Inventors: Keiji Shibata; 柴田　啓次
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-11-07
Filing date: 1990-11-07
Publication date: 1992-06-19
Anticipated expiration: 2011-10-23
Also published as: JP2546920B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業の利用分野】

本発明は、複数個を組合せて接続し、論理回路のプログ
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路に係り、特に、前記プログラム
のための外付の論理ゲートのための付加的な集積回路や
抵抗等を不要あるいは減少できるようにしな集Ｍ回路に
関するものである。

【従来の技術】

従来、ユーザが手元において任意の論理回路を実現可能
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路（以＠ＰＬＤ　（ｐｒｏｇｒａ
ｍｑａｂｌｅ　Ｉｏｇｉｃ　ｄｅｖｉｃｅ　）と呼ぶ）
が広く使われており、様々な種類のＰＬＤがユーザに提
供されている。このようなＰＬＤ（半導体集積回路）内部の任意の各記
憶素子や各論理素子を、選択して接続し、論理回路をプ
ログラムするために用いられている手段（素子）として
は、ＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳ
トランジスタがスイッチング素子として用いられている
。又、このようなスイッチング素子の状態を決定するため
に、論理定義データメモリが設けられているものがある
。ユーザが所望の論理回路を定義（プログラム）する際、
この定義のための論理データを集積回路内部の論理定義
データメモリに書込むなめに、複数個のこのような集積
回路を組合−せて接続するというＰＬＤがある。このような複数個を組合せて接続し、論理定義するＰＬ
Ｄにおいては、はぼ１個のＰＬＤの論理定義のための制
御回路のみで、複数個の論理定義を行うことができる。第７図は、従来の複数個を組合せて接続し、論理定義す
るＰＬＤの論理定義時の接続図の一例である。この第７図において、図示される合計３個の集積回路１
は、複数個を組合せて接続し、論理回路のプログラムの
ためのデータを、各集積回路１内部の所定のバイト数の
記憶容量の論理定義データメモリにロードし、ユーザが
所望の論理回路を論理定義す・るＰＬＤである。なお、これら合計３個の集積回路は、ディジチェーン接
続されているが、図示されない同一のいくつかの集積回
路１も続いてディジチェーン接続されている。ディジチェーン接続されている集積回路１の、この第７
図における左端の集積口１ｉ１８１は、論理回路のプロ
グラムのためのデータをロードする際、マスクとなる。又、このマスクの集積回路１の右側に順に接続される各
集積回路１は、全てスレーブとなっている。なお、これらマスクの集積回路１とスレーブの集積回路
１とは同一の集積回路１である。又、各集積回路１がマ
スクであるかスレーブであるかの指定は、図示されない
各集積回路１へのデバイスモード信号による。マスクである集積回路１は、それ自身と共に、接続され
る他の全てのスレーブの集積回路１の、論理回路のプロ
グラムのためのデータのロード、及び、そのタイミング
制御等の制御を行う。ユーザが外部から入力する論理回路のプログラムのため
の論理定義データＰＤは、マスクである集積回路１に入
力される。又、マスクである集積回路１の論理定義デー
タ出力ＤＯＵＴは、隣接するスレーブの集積回路１の論
理定義データ入力ＤＩＮに接続されている。以降、他の
スレーブである集積回路１においても、それぞれの論理
定義データ出力ＤＯＵＴ及び論理定義データ入力ＤＩＮ
に関して、ディジチェーン接続となっている。又、マスクの集積回路１から出力される論理定義同期ク
ロック出力Ｃ０ＵＴは、スレーブである各集積回路１の
論理定義同期クロック入力ＣＩＮに接続されている。この第７図のマスク及びスレーブである集積回路１にお
いては、次に示されるような合計３種類のステータスが
ある。（１）イニシャルステート（以降、Ａステートと呼ぶ）
：各集積回路１毎に電源投入及び電源投入後の安定状態を
検出し、各集積回路１毎に設定されるステータス、各集
積回路１内部の論理定義データメモリがオールクリアさ
れる。（２）コンフィグレーションステート（以降、Ｂステー
トと呼ぶ）：前記Ａステートの処理終了後、各集積回路１毎に自動設
定されるステータス、各集積回路１は、所定のバイト数
（集積回路１個分）の論理定義データを１バイト毎等所
定バイト毎ずつ順に論理定義データ入力ＤＩＮから入力
し、論理定義データメモリに書込む、又、１にバイト以
上のデータが論理定義データ入力ＤＩＮに入力された場
合には、これを論理定義データ出力ＤＯＵＴに出力し、
隣接する集積回路１の論理定義データ入力ＤＩＮへ入力
する。（３）ユーザステート（以降、Ｃステートと呼ぶ）：各集積回路１において、論理定義データメモリのコンフ
ィグレーションが終了し、ユーザが定義された論理回路
を使用可能である状態。以下、各集積回路１の入力端子の説明を行う。マスク及びスレーブの各集積回路１の再プログラム端子
ＲＥＰは、前記Ａステート及びＢステートでは、コンフ
ィグレーション完了信号ＤＯＮＥを出力するオープンコ
レクタ出力端子となる。又、この再プログラム端子ＲＥＰは、Ｃステートでは入
力端子となり、“Ｏ”が入力されると該集積回路１のス
テータスは強制的にＢステートに移行しく再プログラム
状態）、論理定義データメモリの先頭アドレスからの全
アドレスへの論理定義データの再書込状態となる。マスク及びスレーブの集積回路１のリセット端子ＲＥＳ
は、Ａステートでは、“０”が入力されるとその集積図
ＦＩ＆１の論理定義データメモリのイニシャライズが終
了しても、Ｂステートへの移行を待機するという入力信
号の入力端子である。又、このリセット端子ＲＥＳは、Ｂステートでは、論理
定義のためのＢステートにおける処理をリセットし、論
理定義データメモリの先頭アドレスからの再書込状態と
なる。又、このリセット端子ＲＥＳは、Ｃステートでは、該集
積回路１内部のユーザが定義して論理回路のために用い
ることができるフリップフロップ等のリセット端子に接
続され、ユーザが定義した論理回路のリセットのために
用いられる。マスク及びスレーブの集積回路１のイニシャライズ中端
子ＩＮＩは、Ａステートが完了し、Ｂステートに移行し
たことを検出するなめに用いられる。即ち、マスク及び
スレーブの各集積回路１が、それぞれ、Ａステートにお
ける論理データメモリのオールクリアの処理中には、こ
のイニシャライズ中端子ＩＮＩからは“０”が出力され
る。従って、各集積回路１それぞれにおいて、論理定義
データメモリがオールクリアされると、各集積回路１の
イニシャライズ中端子ＩＮＩの出力は“１”となるので
、全てのスレーブの集積回路１のイニシャライズ中端子
ＩＮＩの出力の論理和により、マスクの集積回路１は全
ての集積回路のＢステートへの移行を検出できる。以下、Ａステートから順に、第７図における複数個のＰ
ＬＤ（集積回路１）の論理定義を説明する。第７図に示されるような複数個のＰＬＤ（集積図＃１１
）において、電源が投入され、各集積回路１において電
源電圧が安定状態になっていると判定されると、それぞ
れの集積回路１毎に、論理定義データメモリのオールク
リアの処理が行われる。このオールクリアの処理は、論理定義データメモリ中を
全て“０”とするものであるが、Ｂステートで“０”の
データを論理定義データメモリ中の全てのメモリに書込
む場合に比べて、非常に短時間で自動的に行うことがで
きる。それぞれの集積回路１において、論理定義データメモリ
のオールクリア処理中には、それぞれの集積回路１のイ
ニシャライズ中端子ＩＮＩからは、“０″が出力される
。全てのスレーブの集積回路１のイニシャライズ中端子Ｉ
ＮＩの出力は、１個のプルアップ抵抗Ｒと共に、ワイヤ
ドオア接続となって、出力がマスクの集積回路１のリセ
ット端子ＲＥＳに入力されているＯＲゲート３２（負論
理ではＯＲの論理演算を行うが、正論理ではＡＮＤゲー
トである）に入力されている。従って、スレーブの集積回路１が１個でもＡステートの
イニシャライズ処理〈論理定義データメモリのオールク
リア処理）中である場合には、マスタの集積回路１のリ
セット端子ＲＥＳは“０”となる、これにより、マスク
の集積回路１がＡステートのイニシャライズ処理を完了
しＢステートに移行したとしても、このマスクの集積回
路１のＢステートの処理は待機状態となる。全てのスレーブの集積回路１のイニシャライズ処理が完
了し、マスクの集積回路１のリセット端子ＲＥＳ“１′
が入力され、且つマスクの集積回路１のイニシャライズ
処理も完了した場合においては、Ｂステートにおける所
望の論理回路の論理定義するための論理定義データの書
込が開始される。Ｂステートの論理定義データの書込が開始すると、論理
定義データＰＤがマスクの集積回路１の論理定義データ
入力ＤＩＮに入力され、この論理定義データは該マスク
の集積回路１の論理定義データメモリに書込まれる。集積回路１個分の論理定義データＰＤが入力されると、
マスクの集積回路１の論理定義データメモリは全て書込
を完了する。この後、更に入力される論理定義データＰＤは、マスク
の集積回路１の論理定義データ出力ＤＯＵＴから出力さ
れ、隣接するスレーブの集積回路１の論理定義データ入
力ＤＩＨに入力され、該スレーブの集積回路１の論理定
義データメモリに書込まれる。このスレーブの集積回路１の１にバイトの論理定義デー
タメモリが全て書込まれると、このスレーブに更に入力
される論理定義データは、更に隣に隣接するスレーブの
集積口Ｆ＃１１に出力され、このようにして全てのスレ
ーブの集積回路１の論理定義データメモリへの論理定義
データの書込が行われる。それぞれのマスク及びスレーブの集積回路１の論理定義
データメモリへの書込終了時においては、それぞれの集
積回路１毎にＣステートに移行し、それぞれの集積回路
１毎の再プログラム端子ＲＥＰから“１”が出力される
が、論理定義データメモリの書込が完了していないスレ
ーブの集積回路１がある場合には、この論理定義データ
の書込が続行される。全てのマスク及びスレーブの集積回路１の論理定義デー
タの書込が全て完了すると、全てのマスク及びスレーブ
の集積回路１の再プログラム端子ＲＥＰ及び１個のプル
アップ抵抗Ｒにより構成されるワイヤドオア回路の演算
結果であるコンフィグレーション完了信号ＤＯＮＢは“
１”となる。以上、これら複数個の集積回路１　（ＰＬＤ）の論理回
路の定義は、このコンフィグレーション完了信号ＤＯＮ
Ｅが“１″となったときに終了する。従って、このコンフィグレーション完了信号ＤＯＮＥが
“１”であることを検出し、論理定義が完了された論理
回路の利用を開始すればよい。全てのマスク及びスレーブの集積回路１がＣステートと
なり、コンフィグレーション完了信号ＤＯＮＢが“１″
となり、場合によっては実際に定義された論理回路の利
用が開始された場合において、新たにこれらのマスク及
びスレーブの集積回路１の論理回路の定義（再定義）を
行うことも可能である。この場合には、この第７図において左方から、“ＯＮで
ある再プログラム信号ＲＥＰをバッファゲート３０及び
１つのＯＲゲート３２に入力する。これによりコンフィグレーション完了信号ＤＯＮＥか“
Ｏ”となると共に、全てのマスク及びスレーブの集積回
路１の再プログラム端子ＲＢＰに“Ｏ”が入力され、こ
れら各マスク及びスレーブの集８回路１の論理回路の定
義（再定義）が行われる。このとき用いられる論理定義データＰＤを、電源投入直
後における論理回路の定義時に用いられる論理定義デー
タＰＤと異ならせた場合には、電源投入時には所定の論
理回路をこれらマスク及びスレーブの集積回路１に定義
できると共に、この径異なった所望の論理回路をこれら
マスク及びスレーブの集積回路１に定義することができ
る。なお、Ｂステートにおける論理定義データＰＤのマスタ
及びスレーブの集積回路１への書込や、コンフィグレー
ション完了信号ＤＯＮＢが出力されるまでの一連の制御
は、各スレーブの集積回路１の論理定義同期クロック入
力ＣＩＨにより各スレーブの集積回路１に入力される論
理定義同期クロックを、マスクの集積回路１の論理定義
同期クロック出力Ｃ０ＵＴから出力しながら、このマス
クの集積回路１内部の回路により行っている。又、この論理定義データＰＤは、例えば、これらのマス
ク及びスレーブの集積回路１が搭載されたプリント基板
上のＰ　ＲＯＭ　（ｐｒｏｇｒａｎｕｇａｂｌｅ　ｒｅ
ａｄｏｎｌｙｒａｅｎ＋ｏｒｙ）から読出すものである
が、このＰＲＯＭからの読出の制御もこのマスクの集積
回路１により行うものである。以上説明したように、複数個を組合せて接続し、論理回
路のプログラムのためのデータをロードし、ユーザが所
望の論理回路を定義する集積回路にあっては、この定義
のための論理定義データを同一の記憶手段ないしはデー
タ供給手段から供給することができる等、多くの利点を
有するものである。なお、この第７図に示される従来例及びこれ以後の説明
においては、バッファゲート３０はオープンコレクタと
なっており、例えば第８図に示されるような構造なって
いる。

【発明が達成しようとする課題】

しかしながら、このような複数個を組合せて接続し、論
理定義する集積回＃１（ＰＬＤ）においては、バッファ
ゲート３０やＯＲゲート３２やプルアップ抵抗Ｒ（ワイ
ヤドオア回路を構成するためのもの）等、いくつかの論
理ゲートを外付しなければならないという問題がある。このような外付の論理ゲートを用いなければならない場
合には、この外付となる論理ゲート等が例え極僅かであ
っても、少なくとも数個の５ＳＩ（ｓｌａｌｌ　５ｃａ
ｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）やＭＳ
Ｉ（ｌｅｄｉｕｌｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　
ｃｉｒｃｕｉｔ　）や抵抗等を改めて用いなければなら
ず、電子回路全体の集積度の低下や、製造時の工数の増
加や、電子回路全体の信頼性の低下等いくつかの問題を
有している。本発明は、前記従来の問題点を解決するべくなされたも
ので、複数個を組合せて接続し、論理回路のプログラム
のためのデータをロードし、ユーザか所望の論理回路を
定義可能な集積回路において、前記プログラムのための
外付の論理ゲートの付加的な集積回路や抵抗等を不要と
し、あるいは減少し、これら集積回路を搭載するプリン
ト基板等の設計の便宜を図ると共に、小型化や製造能率
の向上や信頼性の向上等を図ることが可能な集積回路を
提供することを目的とする。

【課題を達成するための手段］本発明は、複数個を組合せて接続し、論理回路のプログ
ラムのためのデータをロードし、ユーザが所望の論理回
路を定義可能な集積回路において、前記プログラムのた
め、少なくとも１つの集積回路の出力又は外部からの信
号を入力して演算し、又は伝達する外付論理ゲートの少
なくとも一部が、集積回路内部に備えることにより、前
記課題を達成したものである。【作用】本発明は、第１図のブロック図に要旨を示す如く、複数
個を組合せて＃続し、論理回路の７０グラムのためのデ
ータをロードし、ユーザが所望の論理回路を定義可能な
集積回路１において、このような集積回路１の外付の電
子部品の数を減少させるというものである。即ち、このような複数個の集積回路のプログラムのため
に用いられる、少なくとも１個の集積回路１の出力又は
外部からの信号を入力して演算し、又は伝達する外付論
理ゲートの少なくとら一部の論理ゲート、即ち、外付論
理ゲートであった論理ゲート２０を、いずれかの集積回
路１内部に備えるようにしたものである。この第１図において、集積回路１の内部には所望の論理
回路を定義可能な部分３と共に、従来外付論理ゲートで
あった論理ゲート２０が配置されている。又、所望の論
理回路を定義可能な部分３の内部には、この定義（プロ
グラム）のための論理定義データを記憶する論理定義デ
ータメモリ５が備えられている。又、集積回路１の内部には、他の集積回路１と共に組合
せて接続し、論理回路のプログラムのためデータをロー
ドし、ユーザが所望の論理回路を定義していくための制
御を行うディジチェーン制御回路７が設けられている。このディジチェーン制御回路７は、データ転送及び制御
のための信号線５０により、外部から又はｇＪ接する集
積回路１から論理定義データを入力して、信号ｍ５２を
介して論理定義データメモリ５への書込を行う、ス、こ
のディジチェーン制御回路７は、論理定義データメモリ
５が全て書込まれた後には、データ転送又は制御のため
の信号線５０を介して入力される論理定義データを、隣
接する別の集積回路１へ、データ転送のための信号線６
２を介して出力する。このとき、制御のための信号線６０は、論理定義データ
メモリ５へのデータ書込の際のタイミング制御のための
ものである。更に、外付論理ゲートであった論理ゲート２０は、外部
からの入力又は隣接する集積回路１のいずれか一方と、
当該集積回路１と、更に別の隣接する集積回路１との間
にあって、制御のための信号線５６と５８とにより、論
理演算を行うものである。従って、本発明によれば、複数個を組合せて接続し、論
理回路のプログラムのためのデータをロードし、ユーザ
が所望の論理回路を定義可能な集積回路において、この
プログラムのための外付の論理ゲートのための付加的な
集積回路や抵抗等を不要あるいは減少することができる
。

【実施例】

以下、図を用いて本発明の実施例を詳細に説明する。第２図は、本発明の実施例の回路図である。この第２図において、集積回路１内部の符号ＲＥＰ、Ｒ
ＥＳ、ＩＮＩは、前述の第７図の同符号のものと同一の
ものである。即ち、この第２図の実施例においては、従来の集積回路
１と同等の回路部分と、合計３個の端子ｘ、ｙ、ｚとの
間において、外付論理ゲートであった論理ゲート２０、
即ち、従来の外付論理ゲートと同等である論理ゲートが
配置されている。この外付論理ゲートであった論理ゲート２０は、合計１
個のＯＲゲート（正論理ではＡＮＤゲート）３２と合計
１個のバッファゲート（オーブンコレクタ）３０と合計
２個のプルアップ抵抗Ｒとにより構成されている。更に、この外付論理ゲートであった論理ゲート２０は、
合計９個の切替回路４０により構成されている。これらの切替回路４０は、それぞれ、ステータス信号Ｍ
１とデバイスモード信号Ｍ２とのいずれか一方を入力し
て、この信号により切替回路端子Ａ又はＢと切替回路端
子Ｃとの間の接続の切替を行う。ステータス信号Ｍ１は、Ａステート及びＢステートのと
きには“１”となり、Ｃステートのときには“０”とな
る。又、デバイスモード信号Ｍ２は、マスクデバイスのとき
には“１”となり、スレーブデバイスのときには′Ｏ″
となる。従って、外付論理ゲートであった論理ゲート２０は、バ
ッファゲート３０とＯＲゲート３２とグルアップ抵抗Ｒ
（ワイヤドオア回路を構成するなめに用いられる）とを
有効に用いて、再プログラム端子ＲＥＰとリセット端子
ＲＢＳとイニシャライズ中端子ＩＮＩ、合計３個の端子
ｘ、ｙ、ｚとの間において、切替回路４０により配線接
続を切替えながら、従来集積回路１の外部に配置された
論理ゲートと同等の論理ゲートを構成するようにされて
いる。第３図は、本発明の第１実施例に用いられる切替回路４
０の回路図である。この第３図において、切替回路４０は、合計１個のイン
バータゲート３４と、合計２個のＮチャネルＭＯ３）ラ
ンジスタ３６とにより構成されている。この切替回路４０の切替制御端子Ｍは、一方のＮチャネ
ルＭＯＳトランジスタ３６のゲートに接続されると共に
、インバータゲート３４を介してもう一方のＮチャネル
ＭＯＳトランジスタ３６のゲートにも接続されている。又、切替制御端子Ｍがゲートに直接接続されているＮチ
ャネルＭＯＳトランジスタ３６のドレイン又はソースは
、切替回路端子Ａ又はＣに＃続されている。切替制御端
子Ｍとゲートとがインバータゲート３４を介して接続さ
れているもう一方のＮチャネルＭＯ３）ランジスタ３６
のドレイン又はソースは、切替回路端子Ｂ又はＣに接続
されている。従って、この切替回路４０は、切替制御端子Ｍに“０”
が入力されている場合には、切替回路端子Ａと切替回路
端子Ｃとの間はオフ状態となり、切替回路端子Ｂと切替
回路端子Ｃとの間はオン状態となる。又、切替制御端子
Ｍに“１”が入力されている場合には、切替回路端子Ａ
と切替回路端子Ｃとの間がオン状態となり、切替回路端
子Ｂと切替回路端子Ｃとの間はオフ状態となる。第４図は、前述の本発明の実施例の集積回路１の接続図
である。この第４図において、符号ＰＤ、ＤＩＮ、Ｄ。ＵＴ、、Ｃ０ＵＴ、ＣＩＮ、ＲＥＰ、５ＹＳＲＥＳは、
前述の第７図の同符号のものと同一のものである。この第４図の図示される合計３個のマスク及びスレーブ
の集積回路１は、前述の本発明の実施例の集積回路であ
る。又、符号Ｘ、Ｙ、Ｚは、前述の第２図の同符号のも
のと同一のものである。なお、この第４図においては、スレーブの集積回路１は
合計２個のみが図示されているが、必要個数接続されて
いるものとする。以下、この第４図のような接続状態にあって、Ａステー
ト及びＢステート及びＣステートにおける接続状態及び
作用を、第５図及び第６図を用いて説明する。第５図は、Ａステート及びＢステートにおける接続状態
である。即ち、Ａステート及びＢステートにおいてはステータス
信号Ｍ１は“１”となり、このステータス信号Ｍ１が入
力されている切替回路４０は、切替回路端子Ａと切替回
路端子Ｃとの間がオン状態となり、切替回路端子Ｂと切
替回路端子Ｃとの間がオフ状態となる。又、マスクの集積図＃１１においては、デバイスモード
信号Ｍ２が“１”となるので、このデバイスモード信号
Ｍ２が切替制御端子Ｍに入力されている切替回路４０は
、切替回路端子Ａと切替回路端子Ｃとの間がオン状態と
なり、切替回路端子Ｂと切替回路端子Ｃとの間がオフ状
態となる。又、スレーブの集積回路１は、デバイスモード信号Ｍ２
が′０”となるので、このデバイストモード信号Ｍ２が
切替制御端子Ｍに入力されている切替回路４０において
、切替回路端子Ａと切替回路端子Ｃとの間はオフ状態と
なり、切替回路端子Ｂと切替回路端子Ｃとの間はオン状
態となる。従って、Ａステート及びＢステートの場合には、この第
５図に示されるような接続状態となる。即ち、再プログラム信号ＲＦＰは、マスクの集積回路内
部の再プログラム端子ＲＥＰのみに接続される。又、シ
ステムリセット信号５ＹＳＲＥＳは、マスクの集積回路
１においてはＯＲゲート３２を介して該集積回路１内部
のリセット端子ＲＥＳに接続され、スレーブの集積回路
１においては該集積回路内部のリセット端子ＲＥＳにＴ
ＩＬ接接続される。又、各スレーブの集積回路１内部の
イニシャライズ中端子ＩＮＩは、プルアッグ抵抗Ｒを用
いながらワイヤドオア回路が構成され、ＯＲゲートに入
力される。第５図に示されるような状態に接続されると、マスク及
びスレーブの集積回路１がそれぞれＡステートである時
にはイニシャライズ処理を行う。又、このイニシャライズ処理が終了し、各集積回路１が
それぞれＢステートに移行する場合にあたっては、各ス
レーブの集積回路１の内部のイニシャライズ中端子ＩＮ
Ｉの信号の論理和をＯＲゲート３２を介してマスクの集
積回路１内部のリセット端子ＲＥＳに入力することによ
り同期をとって、Ｂステートにおける論理定義データの
読込みの開始をすることができる。第６図は、前述の本発明の実施例のＣステートにおける
接続状態を示す接続図である。この第６図において、符号１．３０．３２、ＲＥＰ、Ｒ
ＥＳ、ＩＮＩ、Ｘ、Ｙ、Ｚ！、ｔ、前述の第２図の同符
号のものと同一のものである。又、符号５ＹＳＲＥＳは
、前述の第７図の同符号のものと同一のものである。この第６区においては、Ｃステートであるので、ステー
タス信号Ｍ１は０″となる。従って、このステータス信
号Ｍ１が切替制ｆＪ４＠子Ｍに入力されている切替回路
４０の切替回路端子Ａと切替回路端子Ｃとの間はオフ状
態となり、切替回路端子Ｂと切替回路端子Ｃとの間はオ
ン状態となる。又、マスクの集積回路ｌにおいては、デバイスモード信
号Ｍ２が１′となり、このデバイスモード信号Ｍ２が切
替制御端子Ｍに入力されている切替回路４０において、
切替回路端子Ａと切替回路端子Ｃとの間はオン状態とな
り、切替回路端子Ｂと切替回路端子Ｃとの間はオフ状態
となる。又、スレーブの集積回路１においては、デバイスモード
信号Ｍ２がＯ″となる。従って、デバイスモード信号Ｍ
２を切替Ｍ＃端子Ｍに入力している切替回路４０は、切
替回Ｆ！＠端子Ａと切替回路端子Ｃとの間がオフ状態と
なり、切替回路端子Ｂと切替回路端子Ｃとの間がオン状
態となる。従って、Ｃステートの場合には、この第６図に示される
ような接続状態となる。即ち、システムリセット信号５ＹＳＲＥＳは、マスクの
集積口Ｉｌｌ内部のリセット端子ＲＥＳにはＯＲゲート
３２を介して入力されると共に、各スレーブの集積口Ｈ
１内部のリセット端子ＲＥＳには直接接続される。従っ
て、ユーザが定義した論理回路の使用時に、このユーザ
が定義した論理回路に対してリセットをかける場合には
、このシステムリセット信号５ＹＳＲＢＳを“０”とす
ればよい。又、再プログラム信号ＲＥＰは、バッファゲート３０を
介して、それぞれのマスク及びスレーブの集積回路１内
部の再プログラム端子ＲＥＰに入力されているので、こ
れらの集積回路内部における論理回路の定義を変更する
再プログラム時には、再プログラム信号ＲＥＰを０”と
することにより、論理定義データのマスクの集積回路１
内部の制御に従って再プログラムを行うことができる。以上説明したように、本発明の実施例においては、従来
外付であった論理ゲート全てを、接続される集積回路１
のいずれかに備えることができると共に、従来と全く同
様に複数個を組合せて接続し、論理回路のプログラムの
ためのデータをロードし、所望の論理回路を定義するこ
とが可能である。

【発明の効果】

以上説明したように、本発明によれば、複数個を組合せ
て接続し、論理回路のプログラムのためのデータをロー
ドし、ユーザが所望の論理回路を定義可能な集積回路に
おいて、前記プログラムのための従来外付であった論理
ゲートの付加的な集積回路や抵抗等を不要とし、あるい
は減少し、これら集積回路を搭載するプリント基板等の
設計の便宜を図ると共に、小型化や電子回路の製造能率
の向上や信頼性の向上を図ることができるという優れた
効果を得ることができる。

【図面の簡単な説明】第１図は、本発明の要旨を示すブロック図、第２図は、
本発明の実施例の集積回路の回路図、第３図は、前記実
施例に用いられる切替回路内部の回路図、第４図は、前記実施例の接続図、第５図は、イニシャルステート（Ａステート）及びコン
フィグレーションステート（Ｂステート）における、前
記実施例の接続状態図、第６図は、ユーザステート（Ｃステート）における、前
記実施例の接続状態図、第７図は、従来の、複数個を組合せて接続し、論理定義
するＰＬＤの接続図、第８図は、前記従来例及び前記実施例に用いられるオー
プンコレクタのバッファゲートの内部回路図である。１・・・集積回路、３・・・所望の論理回路を定義可能な部分、５・・・論
理定義データメモリ、７・・・ディジチェーン制御回路、２０・・・外付論理ゲートであった論理ゲート、３０・
・・バッファゲート（オーブンコレクタ）、３２・・・
ＯＲゲート（正論理ではＡＮＤゲート）、３４・・・イ
ンバータゲート、３６・・・ＮチャネルＭＯ３）−ランジスタ、４０・・
・切替回路、５０〜６２・・・信号線、Ｒ・・・プルアップ抵抗、ＰＤ・・・論理定義データ、ＤＩＮ・・・論理定義データ入力、ＤＯＵＴ・・・論理定義データ出力、Ｃ０ＵＴ・・・論理定義同期クロック出力、（ｊＮ・・
・論理定義同期クロック入力、ＲＥＳ・・・リセット端
子、５ＹＳＲＥＳ・・・システムリセット信号、ＲＥＰ・・
・再プログラム（端子又は信号）、ＩＮＩ・・・イニシ
ャライズ中（端子又は信号）、ＤＯＮＥ・・・コンフィ
グレーション完了信号、Ｍｌ・・・ステータス信号、Ｍ２・・・デバイスモード信号、Ａ、Ｂ、Ｃ・・・切替回路端子、Ｍ・・・切替側！端子、ｘ、ｙ、ｚ・・・端子。

Claims

【特許請求の範囲】

（１）複数個を組合せて接続し、論理回路のプログラム
のためのデータをロードし、ユーザが所望の論理回路を
定義可能な集積回路において、前記プログラムのため、
少なくとも１つの集積回路の出力又は外部からの信号を
入力して演算し、又は伝達する外付論理ゲートの少なく
とも一部が、集積回路内部に備えられたことを特徴とす
る集積回路。