JPH0416868B2 - - Google Patents
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- JPH0416868B2 JPH0416868B2 JP56192572A JP19257281A JPH0416868B2 JP H0416868 B2 JPH0416868 B2 JP H0416868B2 JP 56192572 A JP56192572 A JP 56192572A JP 19257281 A JP19257281 A JP 19257281A JP H0416868 B2 JPH0416868 B2 JP H0416868B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
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- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、デイジタルビデオ信号を記録再生
するデイジタルVTRやデータレコーダ等に適用
されるデイジタル信号伝送装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital signal transmission device applied to digital VTRs, data recorders, etc. that record and reproduce digital video signals.
データを伝送する場合には、その複数サンプル
毎を1ブロツクとして、各ブロツクにブロツク同
期信号及びブロツク毎のエラー検出コードが付加
される。また、所定数のブロツクの集合を単位と
して、その中で各ブロツクが第何番目のブロツク
であるかの番号付けが行なわれる。所定数のブロ
ツクからなる単位は、デイジタルVTRを例にと
ると、1回のヘツドスキヤンで記録再生されるデ
ータと対応している。そして、再生されたデータ
に関して、データの頭出しを行なうために、従来
では、回転ヘツドの回転位相を磁気的に検出する
ことで得られる検出パルス又はサーボリフアレン
ス信号を用いてウインドパルスを形成し、ウイン
ド幅内にはいるブロツク同期信号をデータの先頭
とする方法、又はデータの先頭のブロツク同期信
号(以下Vブロツク同期信号と称する)を他のブ
ロツク同期信号と区別して挿入し、再生時にウイ
ンドを使わず、再生信号のみからVブロツク同期
信号を抽出する方法を用いている。前者は、回路
構成が簡単であるが、ウインド幅を余り広げられ
ないため、ジツタに対して不利である。後者は、
ジツタに対して有利であるが回路構成が複雑にな
る欠点がある。 When transmitting data, each of the plurality of samples is treated as one block, and a block synchronization signal and an error detection code for each block are added to each block. Furthermore, a set of a predetermined number of blocks is used as a unit, and numbering is performed to indicate the number of each block within the set. Taking a digital VTR as an example, a unit consisting of a predetermined number of blocks corresponds to data recorded and reproduced in one head scan. Conventionally, in order to locate the beginning of the reproduced data, a wind pulse is formed using a detection pulse or a servo reference signal obtained by magnetically detecting the rotational phase of the rotating head. , a method in which the block synchronization signal that falls within the window width is set as the beginning of the data, or a method in which the block synchronization signal at the beginning of the data (hereinafter referred to as the V block synchronization signal) is inserted separately from other block synchronization signals, and the window width is inserted during playback. A method is used in which the V block synchronization signal is extracted only from the reproduced signal without using the V block synchronization signal. The former has a simple circuit configuration, but is disadvantageous against jitter because the window width cannot be widened very much. The latter is
Although this is advantageous against jitter, it has the disadvantage of complicating the circuit configuration.
この発明は、基本的には、他のブロツク同期信
号と区別できるVブロツク同期信号を用いるもの
であるが、簡単で且つ確実にVブロツク同期信号
を再生信号から抽出することができる構成の実現
を目的とするものである。 This invention basically uses a V block synchronization signal that can be distinguished from other block synchronization signals, but it is aimed at realizing a configuration that can easily and reliably extract the V block synchronization signal from the reproduced signal. This is the purpose.
以下、この発明を回転ヘツド形のデイジタル
VTRに適用した一実施例について説明する。こ
のデイジタルVTRは、1フイールド分のビデオ
データを複数個のセグメントに分割し、回転ヘツ
ドが磁気テープを1回スキヤンする間に、1セグ
メント分のデータを記録する構成とされており、
このセグメントの最初のブロツクに頭出しのため
のVブロツク同期信号を挿入する。第1図は、こ
のVブロツク同期信号の説明に用いるもので、N
サンプルからなるブロツクのうちの第1ブロツク
がVブロツク同期信号とされ、この第1ブロツク
の先頭にMワードのブロツク同期信号(1ワード
が2サンプルからなる)を繰り返し挿入し、第1
ブロツクの残りの(N−2M)サンプルとして+
1ずつステツプ的に増加する数列データ(0,
1,2,……N−2M−2、N−2M−1)を挿入
する。第2ブロツク以降は、1ワードのブロツク
同期信号とその後に続くデータとからなる構成の
ものとされている。 Hereinafter, this invention will be described as a rotary head type digital device.
An example applied to a VTR will be described. This digital VTR is structured so that one field of video data is divided into multiple segments, and one segment's worth of data is recorded while the rotating head scans the magnetic tape once.
A V block synchronization signal for cueing is inserted into the first block of this segment. Figure 1 is used to explain this V block synchronization signal.
The first block of the blocks consisting of samples is used as a V block synchronization signal, and a block synchronization signal of M words (one word consists of two samples) is repeatedly inserted at the beginning of this first block.
+ as the remaining (N-2M) samples of the block
Sequence data that increases stepwise by 1 (0,
1, 2, ...N-2M-2, N-2M-1). The second and subsequent blocks are configured to consist of a one-word block synchronization signal and subsequent data.
かかるパターンのVブロツク同期信号を挿入し
ておくことによつて、再生データのみからデータ
の頭出しを行なうことができる。つまり、再生デ
ータを常に監視することによつて連続する数列デ
ータを見つけ出し、そのブロツクを第1ブロツク
と判断し、次のブロツク同期信号でデータの頭出
しを行なうようにされる。また、数列データの前
にブロツク同期信号をMワード挿入しているの
は、他のブロツクと区別すると共に、再生側でブ
ロツク同期信号を抽出し、これによつてサンプル
クロツクを形成する際に、サンプルクロツク発生
用のPLL回路を早く立ち上がらせるためである。 By inserting such a pattern of V-block synchronization signals, it is possible to cue the data only from the reproduced data. That is, continuous numerical sequence data is found by constantly monitoring the reproduced data, that block is determined to be the first block, and the data is cued using the next block synchronization signal. Also, the reason why M words of the block synchronization signal are inserted before the sequence data is to distinguish it from other blocks, and also to extract the block synchronization signal on the playback side and use it to form the sample clock. This is to enable the PLL circuit for sample clock generation to start up quickly.
なお、数列データとしては、上述のもの以外に
+2づつ増加するものとか、所定数ずつ減少する
ものなど、ある規則性をもつたデータ系列を用い
るようにしても良い。 In addition to the above-mentioned sequence data, data sequences with a certain regularity may be used, such as those that increase by +2 or decrease by a predetermined number.
第2図は、上述のVブロツク同期信号の発生回
路を示すもので、1及び5はマルチプレクサ、2
は数列データ発生回路、3は8ビツトを10ビツト
に変換するブロツクコーデイングを行なう変調回
路、4はブロツク同期発生回路、6は並列直列変
換回路、7はタイミングコントローラである。タ
イミングコントローラ7によつてマルチプレクサ
1,5、数列データ発生回路2、並列直列変換回
路6が第3図のタイムチヤートのように制御され
る。第3図Aは、セグメント周期のセグメントパ
ルス、同図Bは、各セグメントのデータ期間を示
すタイミングパルス、同図Cは、Vブロツク同期
信号期間を示すタイミングパルスである。1セグ
メントの最初の部分のみを第3図D〜同図Hに拡
大して示しており、第3図Dがブロツク周期のブ
ロツクパルスである。また、第3図Eに示すタイ
ミングパルス及び同図Fに示すタイミングパルス
によつてマルチプレクサ1が制御され、第2ブロ
ツク以降にビデオデータが挿入される。また、第
3図Hに示すタイミングパルスと同期して数列デ
ータ発生回路2から数列データが発生する。更
に、第3図Gに示すタイミングパルスによつてマ
ルチプレクサ5が制御され、第1ブロツクではM
ワードのブロツク同期信号が挿入され、第2ブロ
ツク以降では、1ワードずつのブロツク同期信号
が各ブロツクの先頭に挿入される。 FIG. 2 shows the above-mentioned V block synchronization signal generation circuit, in which 1 and 5 are multiplexers, 2
3 is a sequence data generation circuit, 3 is a modulation circuit that performs block coding to convert 8 bits into 10 bits, 4 is a block synchronization generation circuit, 6 is a parallel-to-serial conversion circuit, and 7 is a timing controller. The timing controller 7 controls the multiplexers 1 and 5, the sequence data generation circuit 2, and the parallel-to-serial conversion circuit 6 as shown in the time chart of FIG. FIG. 3A shows a segment pulse of a segment period, FIG. 3B shows a timing pulse showing a data period of each segment, and FIG. 3C shows a timing pulse showing a V block synchronization signal period. Only the first part of one segment is shown enlarged in FIGS. 3D to 3H, and FIG. 3D is a block pulse of a block period. Further, the multiplexer 1 is controlled by the timing pulse shown in FIG. 3E and the timing pulse shown in FIG. 3F, and video data is inserted from the second block onwards. Further, sequence data is generated from the sequence data generation circuit 2 in synchronization with the timing pulse shown in FIG. 3H. Furthermore, the multiplexer 5 is controlled by the timing pulse shown in FIG.
A word block synchronization signal is inserted, and from the second block onwards, one word block synchronization signal is inserted at the beginning of each block.
上述のタイミングコントロールによつて並列直
列変換回路6からは、第1図に示すように各セグ
メントの先頭のブロツクとしてVブロツク同期信
号が付加された直列データが現れ、VTRの回転
ヘツドによつて磁気テープに記録される。そし
て、再生信号は、再生アンプを介して第4図にお
いて、8で示す入力端子に供給される。 Through the timing control described above, serial data to which a V block synchronization signal is added appears as the first block of each segment, as shown in FIG. recorded on tape. The reproduced signal is then supplied to an input terminal indicated by 8 in FIG. 4 via a reproduction amplifier.
PLL回路9によつて再生データと同期したビ
ツトクロツクが形成され、このビツトクロツクが
ビツト同期回路10を介して直列並列変換回路1
3及びブロツク同期分離回路12に供給される。
ブロツク同期分離回路12において、ビツトパタ
ーンの一致を検出することで分離されたブロツク
同期信号は、同期補正回路15に供給され、ドロ
ツプアウト等で欠如したときの補間及び擬似ブロ
ツク同期信号の除去がなされ、その出力に補正後
のブロツク同期信号が得られる。このブロツク同
期信号は、Vブロツク同期抽出回路14及びサン
プルクロツク発生回路16に供給される。サンプ
ルクロツク発生回路16によつて形成されたサン
プルクロツクは、直列並列変換回路13、復調回
路11及びVブロツク同期抽出回路14に供給さ
れ、これらにおけるサンプル単位のデータ処理の
ために用いられる。直列並列変換回路13によつ
て、再生データは、サンプルクロツクと同期した
10ビツト並列データに変換され、復調回路11に
よつて、1サンプル8ビツトに戻される。復調さ
れたデータは、TBC(時間軸補正回路)に供給さ
れると共に、Vブロツク同期抽出回路14に供給
される。 A bit clock synchronized with the reproduced data is formed by the PLL circuit 9, and this bit clock is sent to the serial/parallel converter circuit 1 via the bit synchronization circuit 10.
3 and the block synchronization separation circuit 12.
The block synchronization signal separated by detecting the coincidence of bit patterns in the block synchronization separation circuit 12 is supplied to the synchronization correction circuit 15, where interpolation is performed when missing due to dropout, etc., and pseudo block synchronization signal is removed. A corrected block synchronization signal is obtained at its output. This block synchronization signal is supplied to a V block synchronization extraction circuit 14 and a sample clock generation circuit 16. The sample clock generated by the sample clock generation circuit 16 is supplied to the serial-parallel conversion circuit 13, the demodulation circuit 11, and the V-block synchronization extraction circuit 14, and is used for data processing in units of samples in these circuits. The reproduced data is synchronized with the sample clock by the serial/parallel converter circuit 13.
It is converted into 10-bit parallel data, and returned to 8 bits per sample by the demodulation circuit 11. The demodulated data is supplied to a TBC (time base correction circuit) and also to a V block synchronization extraction circuit 14.
更に、回転ヘツドの回転位相と対応した検出信
号PGがパルス発生器17に供給され、ウインド
パルスWNDが形成され、このウインドパルス
WNDがVブロツク同期抽出回路14に供給され
る。そして、Vブロツク同期信号が再生データの
1セグメントの頭出しに用いられ、以降に得られ
るブロツク同期信号をカウントすることによつ
て、1セグメント中のブロツクの番号付けが行な
われる。 Further, a detection signal PG corresponding to the rotational phase of the rotary head is supplied to the pulse generator 17 to form a wind pulse WND.
WND is supplied to the V block synchronization extraction circuit 14. Then, the V block synchronization signal is used to locate the beginning of one segment of reproduced data, and the blocks within one segment are numbered by counting the block synchronization signals obtained thereafter.
第5図は、Vブロツク同期抽出回路14及び同
期補正回路15の具体的構成を示すものであり、
第6図は、Vブロツク同期抽出回路14の動作の
タイムチヤートである。 FIG. 5 shows a specific configuration of the V block synchronization extraction circuit 14 and the synchronization correction circuit 15.
FIG. 6 is a time chart of the operation of the V block synchronization extraction circuit 14.
まず、復調回路11からの並列データが加算器
18に供給され、+1された後に、ラツチ19に
供給され、クロツクによつて1サンプル分だけ遅
延される。このラツチ19の出力と再生データと
がコンパレータ20により比較され、両者が一致
するときに、“1”となるる比較出力が発生する。
つまり、加算器18、ラツチ19及びコンパレー
タ20によつて隣接するデータが1だけ異なつて
いるかどうかが判定される。この組み合わせがV
ブロツク同期抽出回路14の基本単位となる。し
かしながら、数列データでないビデオデータの中
に、2サンプルでも1だけ異なるデータがある
と、コンパレータ20の出力が“1”になるの
で、コンパレータ20の出力のみで第1ブロツク
と判断するのは危険である。そこで、この実施例
では、加算器21、ラツチ22及びコンパレータ
23を設け、連続する3サンプルまでが数列デー
タを形成しているかどうかを検出している。つま
り、コンパレータ23は、2サンプル離れたデー
タの値が2だけ異なつているかどうかを判定して
いる。 First, the parallel data from the demodulation circuit 11 is supplied to the adder 18 and incremented by 1, and then supplied to the latch 19 where it is delayed by one sample by the clock. The output of the latch 19 and the reproduced data are compared by the comparator 20, and when the two match, a comparison output of "1" is generated.
That is, adder 18, latch 19, and comparator 20 determine whether adjacent data differ by one. This combination is V
This is the basic unit of the block synchronization extraction circuit 14. However, if there is data that differs by 1 even in two samples in the video data that is not sequence data, the output of the comparator 20 will be "1", so it is dangerous to judge that it is the first block based only on the output of the comparator 20. be. Therefore, in this embodiment, an adder 21, a latch 22, and a comparator 23 are provided to detect whether up to three consecutive samples form sequence data. In other words, the comparator 23 determines whether the values of data two samples apart differ by two.
コンパレータ20及び23の比較出力が
NANDゲート24に供給され、NANDゲート2
4の出力がカウンタ25のロード信号とされる。
このカウンタ25には、加算器18からの並列デ
ータがプリセツト入力として供給されると共に、
サンプルクロツクが供給されている。したがつ
て、カウンタ25には、3サンプル以上、データ
が正しい順序で1づつ増加しているときにのみ、
データがロードされ、そうでないときは、クロツ
クによつてカウンタ25が自走する。このカウン
タ25の並列出力とデイジタルスイツチ26の出
力とがコンパレータ27によつて比較され、コン
パレータ27からは、両者が一致するときに
“1”となる出力が発生する。前述のように、第
1ブロツクがNサンプル、第1ブロツクのブロツ
ク同期信号がMワードとされているのと対応し
て、デイジタルスイツチ26によつて(N−2M)
の数値が設定される。したがつて、コンパレータ
27の出力は、第2ブロツクの先頭で“1”にな
る。 The comparison output of comparators 20 and 23 is
Supplied to NAND gate 24, NAND gate 2
The output of 4 is used as the load signal of the counter 25.
Parallel data from the adder 18 is supplied to this counter 25 as a preset input, and
A sample clock is supplied. Therefore, the counter 25 only has 3 or more samples when the data is incrementing by 1 in the correct order.
The data is loaded, otherwise the counter 25 runs free by the clock. The parallel output of the counter 25 and the output of the digital switch 26 are compared by a comparator 27, and the comparator 27 generates an output that becomes "1" when the two match. As mentioned above, corresponding to the fact that the first block is N samples and the block synchronization signal of the first block is M words, the digital switch 26 selects (N-2M).
The value of is set. Therefore, the output of the comparator 27 becomes "1" at the beginning of the second block.
このカウンタ25は、Dフリツプフロツプ41
の出力が“0”でクリア状態とされる。フリツプ
フロツプ41のクロツク入力として、インバータ
42で反転されたNANDゲート24の出力が供
給され、またそのデータ入力が“0”とされ、更
にインバータ43で反転されたブロツク同期信号
がそのプリセツト入力として供給されている。 This counter 25 is a D flip-flop 41
When the output is "0", it is in the clear state. The output of the NAND gate 24 inverted by an inverter 42 is supplied as the clock input of the flip-flop 41, and its data input is set to "0", and the block synchronization signal inverted by the inverter 43 is supplied as its preset input. ing.
このコンパレータ27の比較出力がウインドパ
ルスWNDと共にANDゲート28に供給され、
この出力をDフリツプフロツプ29によつてラツ
チする。ウインドパルスWNDは、ビデオデータ
中から擬似パルスを拾うのを防ぐために補助的に
用いられる。Dフリツプフロツプ29の出力が
NORゲート30及びインバータ31を介してV
ブロツク同期信号として取り出される。また、同
期補正回路15からのブロツク同期信号を計数す
るカウンタ32が設けられ、第1ブロツクの全て
がドロツプアウト等で消失したときに、カウンタ
32の出力によつてVブロツク同期信号を補間す
るようになされている。 The comparison output of this comparator 27 is supplied to the AND gate 28 together with the wind pulse WND,
This output is latched by the D flip-flop 29. Wind pulse WND is used supplementarily to prevent spurious pulses from being picked up in video data. The output of D flip-flop 29 is
V via NOR gate 30 and inverter 31
It is extracted as a block synchronization signal. Further, a counter 32 is provided to count the block synchronization signals from the synchronization correction circuit 15, and when all of the first blocks disappear due to dropout or the like, the output of the counter 32 is used to interpolate the V block synchronization signal. being done.
また、同期補正回路15は、サンプルクロツク
を計数し、1ブロツクのサンプル数と等しいN個
のサンプルクロツクを数えたときに出力を発生す
る2個のカウンタ33及び34を有している。こ
れらのカウンタ33及び34は、NORゲート3
5及び36を介してそれ自身の出力によつてロー
ドされる。ブロツク同期分離回路12からのブロ
ツク同期信号は、カウンタ33をロードすると共
に、カウンタ33の出力が供給されるANDゲー
ト37に供給され、分離されたブロツク同期信号
が所定の間隔のものかどうかがチエツクされる。
このANDゲート37の出力とフリツプフロツプ
29の出力に得られるVブロツク同期信号とカウ
ンタ34の出力とがNORゲート36に供給され、
その出力でカウンタ34がロードされる。更に、
カウンタ34の出力がデコーダ38でデコードさ
れ、その出力でD形フリツプフロツプ39がプリ
セツトされる。このフリツプフロツプ39は、
NORゲート36の出力をインバータ40で反転
したものをラツチし、その出力がブロツク同期信
号として同期補正回路15から取り出される。 The synchronization correction circuit 15 also includes two counters 33 and 34 that count sample clocks and generate an output when N sample clocks are counted, which is equal to the number of samples in one block. These counters 33 and 34 are connected to the NOR gate 3
5 and 36 by its own output. The block synchronization signal from the block synchronization separation circuit 12 loads a counter 33, and is also supplied to an AND gate 37 to which the output of the counter 33 is supplied, and checks whether the separated block synchronization signal is at a predetermined interval. be done.
The output of the AND gate 37, the V block synchronization signal obtained from the output of the flip-flop 29, and the output of the counter 34 are supplied to the NOR gate 36.
A counter 34 is loaded with its output. Furthermore,
The output of counter 34 is decoded by decoder 38, and a D-type flip-flop 39 is preset with the output. This flip-flop 39 is
The output of the NOR gate 36 is inverted by an inverter 40 and latched, and the output is taken out from the synchronization correction circuit 15 as a block synchronization signal.
かかる同期補正回路15は、再生データにドロ
ツプアウトが生じたり、擬似パルスがブロツク同
期分離回路12から発生したときでも、正規の間
隔のブロツク同期信号を発生させるもので、第5
図に示すもの以外の構成を用いるようにしても良
い。 The synchronization correction circuit 15 generates a block synchronization signal at regular intervals even when a dropout occurs in the reproduced data or a pseudo pulse is generated from the block synchronization separation circuit 12.
Configurations other than those shown in the figures may also be used.
さて、上述のVブロツク同期抽出回路14の動
作について第6図を参照して説明すると、第6図
Aは再生データと同期するサンプルクロツクを示
している。第6図は第1ブロツク及び第2ブロツ
クの最初の部分の再生データが供給された場合を
示しており、ブロツク同期分離回路12からは、
第6図Bに示すように、第1ブロツクでM個、第
2ブロツク以降で1個のブロツク同期信号が供給
される。第6図Cは、復調回路11からの並列デ
ータを示し、前述のようにM個のブロツク同期信
号の後に、0から(N−2M−1)まで+1ずつ
変化する数列データが位置している。図示の例
は、斜線図示のようにC,D,E(ヘクサデシマ
ル表示)の3サンプルがドロツプアウトによつて
エラーデータとなつている場合を示している。 Now, the operation of the above-mentioned V block synchronization extraction circuit 14 will be explained with reference to FIG. 6. FIG. 6A shows a sample clock synchronized with reproduced data. FIG. 6 shows a case where reproduction data of the first part of the first block and the second block is supplied, and from the block synchronization separation circuit 12,
As shown in FIG. 6B, M block synchronization signals are supplied to the first block and one block synchronization signal is supplied to the second and subsequent blocks. FIG. 6C shows parallel data from the demodulation circuit 11, and as mentioned above, after M block synchronization signals, sequence data that changes by +1 from 0 to (N-2M-1) is located. . The illustrated example shows a case where three samples C, D, and E (hexadecimal display) have become error data due to dropout, as indicated by diagonal lines.
この第6図Cに示す再生データが加算器18に
供給され、これより同図Dに示す出力が得られ、
ラツチ19からは、1クロツク遅延された同図E
に示す出力が現れる。再生データとラツチ19の
出力がコンパレータ20に供給されるので、コン
パレータ20の出力は、第6図Fに示すように、
ラツチ19の出力の数列データの先頭から(N−
2M−1)までの区間で且つドロツプアウトを含
む4サンプルの区間を除いて“1”となる。ま
た、加算器21及びラツチ22の出力は、夫々第
6図G及び同図Hに示すものとなり、したがつて
コンパレータ23の出力が同図Iに示すものとな
る。 The reproduced data shown in FIG. 6C is supplied to the adder 18, from which the output shown in FIG. 6D is obtained.
From latch 19, E is delayed by one clock.
The output shown in will appear. Since the reproduced data and the output of latch 19 are supplied to comparator 20, the output of comparator 20 is as shown in FIG. 6F.
From the beginning of the numerical sequence data output from latch 19 (N-
2M-1) and is "1" except for the 4-sample section including dropout. Further, the outputs of the adder 21 and the latch 22 are as shown in FIGS. 6G and 6H, respectively, and therefore the output of the comparator 23 is as shown in FIG. 6I.
上述のコンレータ20の出力(第6図F)及び
コンパレータ23の出力(第6図I)がNAND
ゲート24に供給される。カウンタ25は、ブロ
ツク同期信号(第6図B)の立上りで“0”とな
りフリツプフロツプ41の出力によつてクリア状
態とされており、次にNANDゲート24の出力
の“0”でカウンタ25がロードされると共に、
クリア状態となくなり、第2ブロツクのブロツク
同期信号が供給されることでクリア状態となる。
また、NANDゲート24の出力が“0”の間で
は、加算器18の出力(第6図D)がカウンタ2
5にロードされており、NANDゲート24の出
力がドロツプアウトのために“1”になると、ロ
ードされなくなり、その間は、カウンタ25が自
走する。したがつて、カウンタ25の動作は、第
6図Jに示すものとなる。そして、カウンタ25
の出力が(N−2M)に達すると、コンパレータ
27から第6図Kに示すように、“1”となる出
力が発生する。これが、第6図Lに示すウインド
パルスWNDの幅内にあることによつて、第6図
Mに示すVブロツク同期信号が形成される。この
ようにして、第2ブロツクのブロツク同期信号と
一致するタイミングのVブロツク同期信号を抽出
することができる。 The output of the above-mentioned comparator 20 (FIG. 6F) and the output of the comparator 23 (FIG. 6I) are NAND.
The signal is supplied to the gate 24. The counter 25 becomes "0" at the rising edge of the block synchronization signal (FIG. 6B) and is cleared by the output of the flip-flop 41. Next, the counter 25 is loaded at "0" from the output of the NAND gate 24. Along with being
It is no longer in the clear state, and becomes the clear state when the block synchronization signal of the second block is supplied.
Further, while the output of the NAND gate 24 is "0", the output of the adder 18 (D in FIG. 6) is output to the counter 2.
5, and when the output of the NAND gate 24 becomes "1" due to dropout, it is no longer loaded, and the counter 25 runs free during that time. Therefore, the operation of the counter 25 is as shown in FIG. 6J. And counter 25
When the output reaches (N-2M), the comparator 27 generates an output of "1" as shown in FIG. 6K. Since this is within the width of the wind pulse WND shown in FIG. 6L, the V block synchronization signal shown in FIG. 6M is formed. In this way, it is possible to extract the V block synchronization signal whose timing coincides with the block synchronization signal of the second block.
上述のこの発明は、従来のウインドをかけるだ
けの従来の構成と異なり、時間変動分がかなりあ
つても確実にVブロツク同期信号を抽出すること
ができ、また、Vブロツク同期信号として数列デ
ータを用いているので、ドロツプアウトによつて
誤動作せず、然も、簡単な回路構成とすることが
できる。 The above-mentioned invention differs from the conventional configuration in which only a window is applied, in that it is possible to reliably extract a V block synchronization signal even if there is considerable time variation, and it is also possible to extract sequence data as a V block synchronization signal. Because of this, there is no malfunction due to dropout, and the circuit structure can be simplified.
第1図はこの発明の一実施例におけるVブロツ
ク同期信号を示す略線図、第2図及び第3図はV
ブロツク同期信号の発生回路及びその動作説明の
ためのタイムチヤート、第4図はこの発明の一実
施例の再生側の構成を示すブロツク図、第5図及
び第6図はこの発明の一実施例におけるVブロツ
ク同期抽出回路及びその動作説明のためのタイム
チヤートである。
2……数列データ発生回路、12……ブロツク
同期分離回路、14……Vブロツク同期抽出回
路、18,21……加算器、20,23,27…
…コンパレータ、25,32,33,34……カ
ウンタ。
FIG. 1 is a schematic diagram showing the V block synchronization signal in one embodiment of the present invention, and FIGS. 2 and 3 are V block synchronization signals.
A time chart for explaining a block synchronization signal generation circuit and its operation, FIG. 4 is a block diagram showing the configuration of the playback side of an embodiment of the invention, and FIGS. 5 and 6 are an embodiment of the invention. 2 is a time chart for explaining the V block synchronization extraction circuit and its operation. 2...Sequence data generation circuit, 12...Block synchronization separation circuit, 14...V block synchronization extraction circuit, 18, 21...Adder, 20, 23, 27...
... Comparator, 25, 32, 33, 34... Counter.
Claims (1)
し、このブロツクの夫々に対してブロツク同期信
号を付加して伝送するようにしたデイジタル信号
伝送装置において、 所定数ずつステツプ的に増加又は減少する数列
データからなり、受信側において、上記数列デー
タを受信データから検出することによつて、一定
数の上記ブロツクの区切りの識別を可能とするた
めのVブロツク同期信号を生成する手段と、 上記ブロツク同期信号を生成する手段と、 上記ブロツク同期信号を上記ブロツクに夫々付
加し、上記一定数の上記ブロツクの第1ブロツク
に対して、上記Vブロツク同期信号を付加する同
期付加手段とからなることを特徴とするデイジタ
ル信号伝送装置。[Scope of Claims] 1. In a digital signal transmission device that divides a digital signal into blocks of a predetermined length and transmits a block synchronization signal by adding a block synchronization signal to each block, the number of blocks increases stepwise by a predetermined number. or means for generating a V-block synchronization signal consisting of decreasing number sequence data, which enables the reception side to identify the divisions of a certain number of blocks by detecting the number sequence data from the received data; , means for generating the block synchronization signal, and synchronization adding means for adding the block synchronization signal to each of the blocks, and adding the V block synchronization signal to the first block of the predetermined number of blocks. A digital signal transmission device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56192572A JPS5894254A (en) | 1981-11-30 | 1981-11-30 | Digital signal transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56192572A JPS5894254A (en) | 1981-11-30 | 1981-11-30 | Digital signal transmitter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5894254A JPS5894254A (en) | 1983-06-04 |
JPH0416868B2 true JPH0416868B2 (en) | 1992-03-25 |
Family
ID=16293505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56192572A Granted JPS5894254A (en) | 1981-11-30 | 1981-11-30 | Digital signal transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5894254A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6113476A (en) * | 1984-06-28 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | Synchronous control system of cassette type magnetic tape device |
JP2535828B2 (en) * | 1986-05-20 | 1996-09-18 | ソニー株式会社 | Signal transmission device |
KR100287141B1 (en) | 1997-11-21 | 2001-04-16 | 윤종용 | Abnormal synchronization signal cacelleration method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129914A (en) * | 1979-03-29 | 1980-10-08 | Toshiba Corp | Digital recording and reproducing system |
-
1981
- 1981-11-30 JP JP56192572A patent/JPS5894254A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129914A (en) * | 1979-03-29 | 1980-10-08 | Toshiba Corp | Digital recording and reproducing system |
Also Published As
Publication number | Publication date |
---|---|
JPS5894254A (en) | 1983-06-04 |
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