JPH04163924A - Field-effect transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ、例えばショットキゲ
ート型電界効果トランジスタいわゆるＭＥＳ−ＦＥＴ、
２次元電子ガスチャネルによる高電子移動度電界効果ト
ランジスタに係わる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to field effect transistors, such as Schottky gate field effect transistors, so-called MES-FETs,
It concerns high electron mobility field effect transistors with two-dimensional electron gas channels.
本発明は電界効果トランジスタに係わり、電界効果トラ
ンジスタのゲート電極の、導電性半導体領域に対して接
触して形成されるゲート部と、ボンディング・パッド部
との連結部が導電性半導体領域から浮上されて成ること
によって寄生容量の低減化をはかって高速動作性等の特
性の向上をはかる。The present invention relates to a field effect transistor, in which a gate portion of a gate electrode of the field effect transistor, which is formed in contact with a conductive semiconductor region, and a connection portion between a bonding pad portion are floated from the conductive semiconductor region. By using this structure, parasitic capacitance is reduced and characteristics such as high-speed operation are improved.
近年超高周波回路への応用を目脂して、低雑音かつ高利
得な半導体装置、或いはそのモノリシック集積回路の研
究開発が活発化している。In recent years, research and development of low-noise, high-gain semiconductor devices, or monolithic integrated circuits thereof, has become active, with the aim of applying them to ultra-high frequency circuits.
マイクロ波応用としては、すでにＧａＡｓ系のＭＥＳ−
ＦＥＴ、或いは２次元電子ガスチャネルによる高電子移
動度電界効果トランジスタなどの電界効果トランジスタ
の実用化が進められている。For microwave applications, GaAs-based MES-
Field effect transistors such as FETs or high electron mobility field effect transistors using two-dimensional electron gas channels are being put into practical use.
これらのトランジスタにおいては、その高周波特性の向
上をはかるために、ゲート電極と半導体基体との間の寄
生容量を低減化することが要望されている。In order to improve the high frequency characteristics of these transistors, it is desired to reduce the parasitic capacitance between the gate electrode and the semiconductor substrate.
従来の電界効果トランジスタの一例として、高電子移動
度電界効果トランジスタ例えばＨＥＭＴの場合について
説明すると、第５図にその一部路線的上面図を示すよう
に、この場合ゲート電極（３）は、半導体基体（１）上
に設けられた導電性半導体領域（２）上に形成され、こ
のゲート電極（３）の両側にこれを挟み込むようにソー
ス電極（４）及びドレイン電極（５）が配置されて成る
。As an example of a conventional field effect transistor, a high electron mobility field effect transistor such as a HEMT will be explained. As shown in FIG. 5, a partial top view of which is shown in FIG. It is formed on a conductive semiconductor region (2) provided on a base (1), and a source electrode (4) and a drain electrode (5) are arranged on both sides of this gate electrode (3) so as to sandwich it. Become.
ＨＥＭＴにおいては、例えば第６図に路線的断面図を示
すように、例えば半絶縁性ＧａＡｓより成る半導体基体
（１）上に、ノンドープのＧａＡｓより成るチャネル形
成層（１２）、ノンドープのＡｌＧａＡｓより成るスペ
ーサ層（１４）、第１導電型例えばｎ型のＡｌＧａＡｓ
より成る電子供給層（１５）及び第１導電型例えばｎ型
のＧａＡｓより成るキャップ層（１６）を順次例えばＭ
ＯＣＶＤ（有機金属による化学的気相成長）法等のエピ
タキシャル成長により形成する。そしてこの後、例えば
フォトリソグラフィ等の適用によって他の素子とのアイ
ソレーション用メサ溝（６）を、例えば半導体基体（１
）が露出する深さに形成するメサ・エツチングを行う。In a HEMT, for example, as shown in a cross-sectional view in FIG. 6, a semiconductor substrate (1) made of semi-insulating GaAs, a channel forming layer (12) made of undoped GaAs, and a channel forming layer (12) made of undoped AlGaAs are formed on a semiconductor substrate (1) made of, for example, semi-insulating GaAs. Spacer layer (14), first conductivity type, e.g. n-type AlGaAs
An electron supply layer (15) made of GaAs of a first conductivity type, e.g. n-type, and a cap layer (16) made of GaAs of a first conductivity type, e.g.
It is formed by epitaxial growth such as OCVD (organic metal chemical vapor deposition) method. After that, for example, a mesa groove (6) for isolation from other elements is formed in the semiconductor substrate (1) by applying photolithography or the like.
) is formed at a depth that exposes the mesa.
そしてこのように形成したキャップ層（１６）等の、メ
サ溝（６）以外の即ちメサ部に形成された導電性半導体
領域（２）上に例えばショットキー金属によるゲート電
極（３）を形成し、その一部から、このゲート電極に対
する例えばリードワイヤ等を引き出すボンディング・パ
ッド部（７）までを連結部（８）によって電気的に連結
する。この連結部（８）は、従来例えば第５図に示すよ
うに、ソース電極（４）の一部を分離して、導電性半導
体領域（２）上に直接的に例えばフォトリソグラフィの
適用によって形成されていた。Then, a gate electrode (3) made of Schottky metal, for example, is formed on the conductive semiconductor region (2) formed in the mesa part other than the mesa groove (6) of the cap layer (16) etc. formed in this way. , a part thereof is electrically connected to a bonding pad part (7) from which a lead wire or the like for this gate electrode is drawn out by a connecting part (8). Conventionally, for example, as shown in FIG. 5, this connecting part (8) is formed by separating a part of the source electrode (4) and directly on the conductive semiconductor region (2) by applying, for example, photolithography. It had been.
（１３）はＡｌＧａＡｓより成る２次元電子ガス層であ
る。(13) is a two-dimensional electron gas layer made of AlGaAs.
しかしながら、上述したように連結部（８）を導電性半
導体領域（２）に接触させて形成した場合、この連結部
（８）と半導体基体（１）との間に寄生容量が生じ、こ
の容量値そのものも、導電性半導体領域（２）を形成す
るメサ・エツチングの縁部即ちアイソレーションエツチ
ングライン（６ａ）の位置の変動等により変化するため
、特性のばらつきを生じさせる原因となっていた。However, when the connecting portion (8) is formed in contact with the conductive semiconductor region (2) as described above, a parasitic capacitance occurs between the connecting portion (8) and the semiconductor substrate (1), and this capacitance The value itself changes due to variations in the position of the edge of the mesa etching that forms the conductive semiconductor region (2), that is, the isolation etching line (6a), and this causes variations in the characteristics.
更に、従来のゲート長は約０．５μ悄であったが、近年
トランジスタの高周波特性、例えば遮断周波数ｆ、や最
大周波数ｆ ｍｓｘ等の高周波特性の向上をはかるため
に短ゲート長化がはかられており、このためゲート長が
約０．１μ悄程度となった場合全体に対して上述した寄
生容量の占める割合が増大化して、高周波特性の劣化を
招来するという問題があった。Furthermore, the conventional gate length was approximately 0.5μ, but in recent years gate lengths have become shorter in order to improve the high frequency characteristics of transistors, such as cutoff frequency f and maximum frequency fmsx. Therefore, when the gate length is about 0.1 .mu.m, the proportion of the above-mentioned parasitic capacitance to the whole increases, resulting in a problem of deterioration of high frequency characteristics.
本発明は、上述した寄生容量の低下をはかって高周波特
性の変動及び劣化を回避して、特性の向上をはかる。The present invention aims to improve the characteristics by reducing the above-mentioned parasitic capacitance and avoiding fluctuations and deterioration of the high frequency characteristics.
本発明は、第１図−Ａにその一例の上面図を示し、第１
図−ＢにそのＡ−Ａ線上の路線的断面図を示すように、
電界効果トランジスタのゲート電極（３）の、導電性半
導体領域（２）に対して接触して形成するゲート部（３
Ａ）と、ボンディング・パッド部（７）との連結部（８
）を導電性半導体領域（２）から浮上させる。A top view of an example of the present invention is shown in FIG.
As shown in Figure-B, a cross-sectional view along line A-A,
The gate portion (3) of the gate electrode (3) of the field effect transistor is formed in contact with the conductive semiconductor region (2).
A) and the connection part (8) with the bonding pad part (7)
) is levitated from the conductive semiconductor region (2).
上述したように、本発明電界効果トランジスタでは、そ
のゲート電極（３）とボンディング・パッド部（７）と
の連結部（８）が導電性半導体Ｎ域（２）から浮上して
成ることから、この連結部で８）と導電性半導体領域（
２）との間にいわば誘電率の小なる空気又は絶縁層が介
在されて成ることとなり、この部分における寄生容量の
低減化をはかることができる。As described above, in the field effect transistor of the present invention, the connecting portion (8) between the gate electrode (3) and the bonding pad portion (7) is formed by floating above the conductive semiconductor N region (2). 8) and the conductive semiconductor region (
2), so to speak, air or an insulating layer having a low dielectric constant is interposed between the capacitor and the capacitor 2), and the parasitic capacitance in this portion can be reduced.
従って、導電性半導体領域（２）を形成するメサエッチ
ングラインの変動等による寄生容量自体の変動をも低減
化することができるため、特性のばらつきを低減化する
ことができる。Therefore, it is possible to reduce variations in the parasitic capacitance itself due to variations in the mesa etching line forming the conductive semiconductor region (2), and therefore it is possible to reduce variations in characteristics.
更に、ゲート長が約０．１ｔ１ｍ程度とされて短ゲート
長化がはかられ、全体のゲート電極（３）に対して上述
の寄生容量の占める割合が太さなっても、寄生容量の低
減化をはかることによって、電界効果トランジスタ全体
における寄生容量の増大化をを抑制することができるた
め、トランジスタの高周波特性、例えば遮断周波数ｆア
や最大周波数ｆｏｘ等の高周波特性の向上をはかること
ができる。Furthermore, the gate length is set to about 0.1t1m to shorten the gate length, and even if the above-mentioned parasitic capacitance occupies a large proportion of the entire gate electrode (3), the parasitic capacitance can be reduced. By increasing the parasitic capacitance of the field effect transistor as a whole, it is possible to suppress the increase in parasitic capacitance in the field effect transistor as a whole, thereby improving the high frequency characteristics of the transistor, such as the cutoff frequency f and the maximum frequency fox. .
以下、本発明を電界効果トランジスタＨＥＭＴに適用す
る場合の一例を第２図Ａ−Ｄの製造工程図を参照して詳
細に説明する。この例においては、第１図−Ａ及び−Ｂ
に示すように、電界効果トランジスタのゲート電極（３
）の、導電性半導体領域（２）に対して接触して形成す
るゲート部（３Ａ）と、ボンディング・パッド部（７）
との連結部（８）を導電性半導体領域（２）から浮上さ
せる。この例においては、ゲート電極（３）のポンディ
ングパッド部（７）との連結部（８）において、ソース
電極（４）を分断した構造を採る場合で、更にそのゲー
ト電極（３）と、ボンディング・パッド部（７）及び連
結部（８）とを同時に即ち同一導電層によって一体に形
成する場合を示す。Hereinafter, an example in which the present invention is applied to a field effect transistor HEMT will be described in detail with reference to manufacturing process diagrams shown in FIGS. 2A to 2D. In this example, FIGS. 1-A and -B
As shown in Figure 3, the gate electrode (3) of the field effect transistor
), a gate part (3A) formed in contact with the conductive semiconductor region (2) and a bonding pad part (7)
The connecting portion (8) with the conductive semiconductor region (2) is lifted up from the conductive semiconductor region (2). In this example, a structure is adopted in which the source electrode (4) is separated at the connecting portion (8) of the gate electrode (3) with the bonding pad portion (7), and the gate electrode (3) and A case is shown in which the bonding pad portion (7) and the connecting portion (8) are formed simultaneously, that is, integrally formed of the same conductive layer.
先ず第２図Ａに示すように、ＧａＡｓ等の半絶縁性化合
物より成る半導体基体（１）上に、例えば第６図で説明
したように、ノンドープのＧａＡｓより成るチャネル形
成層（１２）、ノンドープのＡｌＧａＡｓより成るスペ
ーサ層（１４）、第１導電型例えばｎ型のＡｌＧａＡｓ
より成る電子供給層（１５）及び第１導電型例えばｎ型
のＧａＡｓより成るキャップ層（１６）を順次例えばＭ
ＯＣＶＤ法等によりエピタキシャル成長して形成する。First, as shown in FIG. 2A, on a semiconductor substrate (1) made of a semi-insulating compound such as GaAs, a channel forming layer (12) made of non-doped GaAs and a non-doped layer are formed, as explained in FIG. a spacer layer (14) made of AlGaAs of the first conductivity type, for example, n-type AlGaAs;
An electron supply layer (15) made of GaAs of a first conductivity type, e.g. n-type, and a cap layer (16) made of GaAs of a first conductivity type, e.g.
It is formed by epitaxial growth using an OCVD method or the like.
そしてこの後例えばフォトリソグラフィ等の適用によっ
てメサ溝（６）を形成し、このメサ溝（６）によって囲
まれた導電性半導体領域（２）上の所要の領域に、例え
ばＡｕＧｅ／Ｎｉ等より成るソース電極（４）及びドレ
イン電極（５）をアロイによって形成する。そして、こ
の半導体基体（１）及び導電性半導体領域（２）上に全
面的に第１のレジスト（２１）を例えば厚さ０．３μｍ
として被着し、更に例えばＡｔより成る遮光効果を有す
る中間層（２２）を例えば厚さ１０００人として被着形
成した後、更に第２のレジスト（２３）を比較的厚く例
えば厚さ１．２μ謡として被着形成する。After that, a mesa groove (6) is formed by applying, for example, photolithography, and a mesa groove (6) made of, for example, AuGe/Ni is formed in a required area on the conductive semiconductor region (2) surrounded by the mesa groove (6). A source electrode (4) and a drain electrode (5) are formed from an alloy. Then, a first resist (21) is applied over the entire surface of the semiconductor substrate (1) and the conductive semiconductor region (2) to a thickness of, for example, 0.3 μm.
After depositing a light-shielding intermediate layer (22) made of, for example, At and having a thickness of, for example, 1,000 μm, a second resist (23) is further deposited relatively thickly, for example, with a thickness of 1.2 μm. Formed as a song.
次に第２のレジスト（２３）に対してパターン露光を施
し、第２図Ｂに示すように、ゲート電極（３）等を形成
すべき領域上に窓（２３Ｗ）を形成し、続いてこの第２
のレジスト（２３）の窓（２３Ｗ）を通じて例えばウェ
ットエツチングによって中間層（２２）のパターニング
を行い、この中間層（２２）の窓（２２Ｗ）による開口
部が第２のレジスト（２３）の窓（２３Ｗ）による開口
部よりやや幅広となるように、いわゆるオーバーエツチ
ングを行うことによって、後述する材料層のパターニン
グを行うためのリフトオフの工程において良好にパター
ニングを行うことができるようにする。また上述の第２
のレジスト（２３）に対する露光工程において、中間層
（２２）を設けたことによって、この中間層（２２）が
露光用光線に対する遮光膜として機能するため、露光用
光の漏れ等によって生じる第１のレジスト（２１）の所
要部分以外の露光を確実に回避することができる。Next, pattern exposure is performed on the second resist (23), and as shown in FIG. Second
The intermediate layer (22) is patterned by, for example, wet etching through the window (23W) of the second resist (23), and the opening formed by the window (22W) of this intermediate layer (22) forms the window ( By performing so-called over-etching so that the opening is slightly wider than the opening formed by 23W), patterning can be performed satisfactorily in the lift-off process for patterning the material layer, which will be described later. Also, the second
By providing the intermediate layer (22) in the exposure process for the resist (23), this intermediate layer (22) functions as a light-shielding film against the exposure light, so that the first Exposure of parts other than the required portions of the resist (21) can be reliably avoided.
その後この窓（２３Ｗ）を通じて電子ビーム露光等によ
って第１のレジスト（２１）のパターン露光を行い、ゲ
ート電極（３）及びボンディング・パッド部（７）を形
成すべき領域上にそれぞれ窓部を設けた後、第２図Ｃに
示すように、この窓部内を含んで全面的にＡＩ等より成
る材料層（２４）を被着する。このときゲート電極（３
）形成部において、その基部側となる導電性領域（２）
の表面をリセスエッチングすることによりトランジスタ
のピンチオフ電圧を所定の値に調整することができる。Thereafter, pattern exposure of the first resist (21) is carried out by electron beam exposure etc. through this window (23W), and windows are formed on the regions where the gate electrode (3) and the bonding pad part (7) are to be formed. After that, as shown in FIG. 2C, a material layer (24) made of AI or the like is applied over the entire surface including the inside of this window. At this time, the gate electrode (3
) The conductive region (2) on the base side of the forming part
By recess-etching the surface of the transistor, the pinch-off voltage of the transistor can be adjusted to a predetermined value.
また、上述の中間層（２２）に対するエツチング工程に
おいて、オーバーエツチングを行ったことからこの中間
層（２２）と材料層（２４）との間に空隙部（２５）が
形成される。Further, in the etching process for the intermediate layer (22) described above, since over-etching was performed, a void (25) is formed between the intermediate layer (22) and the material layer (24).
次に第２図りに示すように、第１及び第２のレジスト（
２１）及び（２３）を中間層（２２）と共にリフトオフ
して、第２のレジスト（２３）上の材料層（２４）を除
去して、ゲート電極（３）、ボンディング・パッド部（
７）を形成すると共に、その間の連結部（８）下の第１
のレジスト層（２１）を例えばウェットエツチングによ
って除去することにより、空洞部（２７）を形成して連
結部（８）を導電性半導体領域（２）及び半導体基体（
９）から浮上して形成する。この後、Ｓｉ３Ｎ４等より
成る表面保護膜（２６）を全面的に被着形成する。この
場合上述の中間層（２２）及び材料層（２４）との間に
生じた空隙部（２５）に溶剤が入り込むことによって、
レジスト材の除去を良好に即ちリフトオフ性良く形成す
ることができる。Next, as shown in the second diagram, the first and second resists (
21) and (23) together with the intermediate layer (22), and the material layer (24) on the second resist (23) is removed to form the gate electrode (3), bonding pad portion (
7) and the first under the connecting part (8) between them.
By removing the resist layer (21) by, for example, wet etching, a cavity (27) is formed and the connection part (8) is connected to the conductive semiconductor region (2) and the semiconductor substrate (
9) to float and form. Thereafter, a surface protective film (26) made of Si3N4 or the like is deposited over the entire surface. In this case, the solvent enters the gap (25) created between the intermediate layer (22) and the material layer (24),
The resist material can be removed well, that is, the resist material can be formed with good lift-off properties.
また、第２図り中ＢＢ線上断面図を第３図に示すように
、上述の表面保護膜（２６）の膜厚を適切に選定して連
結部（８）の下部に空洞部（２７）が形成されるように
成すことができ、この場合は表面保護膜（２６）Ｆｆｇ
ち絶縁層をこの連結部（８）の下部に埋込むように被着
する場合に比して、空洞部（２７）による誘電率の低減
化によって、更に連結部（８）と導電性領域（２）との
寄生容量を低減化することができる。In addition, as shown in FIG. 3, which is a cross-sectional view taken along line BB in the second drawing, the thickness of the above-mentioned surface protective film (26) is appropriately selected to form a cavity (27) at the bottom of the connecting portion (8). In this case, the surface protective film (26) Ffg
Compared to the case where the insulating layer is embedded in the lower part of the connecting portion (8), the reduction in dielectric constant due to the cavity (27) further increases the distance between the connecting portion (8) and the conductive region ( 2) can reduce the parasitic capacitance.
尚、上述の例はソース電極（４）が連結部（８）の下部
において分断された場合について述べたが、その他例え
ば第２図に一例の路線的断面図を示すように、連結部（
８）の下部に一部幅狭とされたソース電極（４）が連通
ずるように構成することもでき、ソース電極（４）の分
断を回避して、分断によるソース領域のロス部分を減少
させることができ、寄生容量のより低減化、相互コンダ
クタンスｇ１の低下を回避することもできる。In the above example, the source electrode (4) is separated at the lower part of the connection part (8), but in other cases, for example, as shown in the cross-sectional view of an example in FIG.
It is also possible to configure the source electrode (4), which has a partially narrowed width, to communicate with the lower part of the source electrode (8), thereby avoiding division of the source electrode (4) and reducing the loss portion of the source region due to division. It is also possible to further reduce parasitic capacitance and avoid a decrease in mutual conductance g1.
また、上述の例においてはゲート電極（３）、連結部（
８）及びボンディング・パッド部（７）を同時に即ち一
体に形成する場合を示したが、その他ゲート電極（３）
及びボンディング・パッド部（７）を形成した後に別体
構成として連結部（８）を形成することもてきる。しか
しながら、上述した一体構成を採る場合においては、連
結部（８）とゲート電極（３）との接触抵抗の介在によ
るゲート抵抗の増大化を回避すると共に、工程数の低減
化をはかることができ、特性の向上及び生産性の向上を
はかることができる。In addition, in the above example, the gate electrode (3), the connection part (
8) and the bonding pad part (7) are formed simultaneously, that is, integrally, but in addition, the gate electrode (3)
It is also possible to form the connecting portion (8) as a separate structure after forming the bonding pad portion (7). However, when adopting the above-mentioned integrated structure, it is possible to avoid an increase in gate resistance due to contact resistance between the connecting portion (8) and the gate electrode (3), and to reduce the number of steps. , it is possible to improve characteristics and productivity.
上述したように、本発明電界効果トランジスタによれば
、ゲート電極（３）とボンディング・パッド部（７）と
の連結部（８）が導電性半導体領域（２）から浮上して
成ることから、この連結部（８）と導電性半導体領域（
２）との間にいわば誘電率の小なる空気又は絶縁層が介
在されて成ることとなり、この部分における寄生容量の
低減化をはかることができる。As described above, according to the field effect transistor of the present invention, since the connecting portion (8) between the gate electrode (3) and the bonding pad portion (7) is formed by floating from the conductive semiconductor region (2), This connecting portion (8) and the conductive semiconductor region (
2), so to speak, air or an insulating layer having a low dielectric constant is interposed between the capacitor and the capacitor 2), and the parasitic capacitance in this portion can be reduced.
従って、導電性半導体領域（２）を形成するエツチング
ラインの変動等による寄生容量自体の変動をも低減化す
ることができるため、特性のばらつきを抑制することが
できる。Therefore, it is possible to reduce variations in the parasitic capacitance itself due to variations in etching lines forming the conductive semiconductor region (2), etc., thereby suppressing variations in characteristics.
更に、ゲート長が約０．１μ剛程度とされて短ゲート長
化がはかられ、ゲート電極（３）の全体に対して上述の
寄生容量の占める割合が大となっても、この寄生容量自
体の低減化をはかって、電界効果トランジスタ全体にお
ける寄生容量の増大化を抑制することができるため、ト
ランジスタの高周波特性、例えば遮断周波数ｆ７や最大
周波数ｆ ｗａｘ等の高周波特性の向上をはかることが
できる。Furthermore, even if the gate length is set to approximately 0.1μ to shorten the gate length, and the above-mentioned parasitic capacitance occupies a large proportion of the entire gate electrode (3), this parasitic capacitance Since it is possible to suppress the increase in parasitic capacitance in the entire field effect transistor by reducing the field effect transistor itself, it is possible to improve the high frequency characteristics of the transistor, such as the cutoff frequency f7 and the maximum frequency fwax. can.
また連結部（８）の下部にソース電極（４）が連通ずる
ように構成する場合には、ソース電極（４）の分断によ
って相互コンダクタンスｇ、の低下を招くことを回避し
て、特性の向上をはかることができる。In addition, when the source electrode (4) is configured to communicate with the lower part of the connecting portion (8), a decrease in mutual conductance g due to separation of the source electrode (4) can be avoided, and the characteristics can be improved. can be measured.
更にまたゲート電極（３）、連結部（８）及びボンディ
ング・パッド部（７）とを一体に形成する場合には、ゲ
ート抵抗の低減化による特性の向上、また工程数の低減
化による生産性の向上をはかることができる。Furthermore, when the gate electrode (3), the connection part (8), and the bonding pad part (7) are integrally formed, the characteristics are improved by reducing the gate resistance, and the productivity is improved by reducing the number of steps. can be improved.
第１図−Ａ及び第１図−Ｂは本発明電界効果トランジス
タの一例の要部の路線的拡大上面図及び断面図、第２図
Ａ−Ｄは本発明電界効果トランジスタの一例の製造工程
図、第３図は本発明電界効果トランジスタの要部の路線
的拡大断面図、第４図は本発明電界効果トランジスタの
他の例の路線的拡大断面図、第５図は従来の電界効果ト
ランジスタの一例の一部上面図、第６図は電界効果トラ
ンジスタの要部の路線的拡大断面図である。
（１）は半導体基体、（２）は導電性半導体領域、（３
）はゲート電極、（４）はソース電極、（５）はドレイ
ン電極、（６）はメサ溝、（７）はボンディング・パッ
ド部、（８）は連結部、（２１）及び（２３）は第１及
び第２のレジスト、（２２）は中間層、（２４）は材料
層、（２５）は空隙部、（２６）は表面保護膜、（２７
）は空洞部である。Figures 1-A and 1-B are an enlarged top view and cross-sectional view of essential parts of an example of a field effect transistor of the present invention, and Figures 2A-D are manufacturing process diagrams of an example of a field effect transistor of the present invention. , FIG. 3 is an enlarged sectional view of the main part of the field effect transistor of the present invention, FIG. 4 is an enlarged sectional view of another example of the field effect transistor of the invention, and FIG. 5 is an enlarged sectional view of the conventional field effect transistor. FIG. 6, which is a partial top view of an example, is an enlarged cross-sectional view of a main part of a field effect transistor. (1) is a semiconductor substrate, (2) is a conductive semiconductor region, (3
) is the gate electrode, (4) is the source electrode, (5) is the drain electrode, (6) is the mesa groove, (7) is the bonding pad part, (8) is the connection part, (21) and (23) are the First and second resists, (22) is an intermediate layer, (24) is a material layer, (25) is a void, (26) is a surface protective film, (27)
) is a hollow part.
Claims (1)
領域に対して接触して形成されるゲート部と、ボンディ
ング・パッド部との連結部が上記導電性半導体領域から
浮上されて成る ことを特徴とする電界効果トランジスタ。[Claims] A connecting portion between a gate portion of a gate electrode of a field effect transistor, which is formed in contact with a conductive semiconductor region, and a bonding pad portion is floating above the conductive semiconductor region. A field effect transistor characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133390A JPH04163924A (en) | 1990-10-29 | 1990-10-29 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133390A JPH04163924A (en) | 1990-10-29 | 1990-10-29 | Field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04163924A true JPH04163924A (en) | 1992-06-09 |
Family
ID=17767560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29133390A Pending JPH04163924A (en) | 1990-10-29 | 1990-10-29 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04163924A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253395A (en) * | 2005-03-10 | 2006-09-21 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JP2007201413A (en) * | 2006-01-25 | 2007-08-09 | Toshiba Corp | Semiconductor device |
-
1990
- 1990-10-29 JP JP29133390A patent/JPH04163924A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253395A (en) * | 2005-03-10 | 2006-09-21 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JP2007201413A (en) * | 2006-01-25 | 2007-08-09 | Toshiba Corp | Semiconductor device |
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