JPH04162776A - Lateral insulated-gate thyristor - Google Patents
Lateral insulated-gate thyristorInfo
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- JPH04162776A JPH04162776A JP28985390A JP28985390A JPH04162776A JP H04162776 A JPH04162776 A JP H04162776A JP 28985390 A JP28985390 A JP 28985390A JP 28985390 A JP28985390 A JP 28985390A JP H04162776 A JPH04162776 A JP H04162776A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源装置などに利用される半導体スイッチン
グ素子のうち特に電圧駆動スイッチング素子として使わ
れる横型絶縁ゲートサイリスタ（以下絶縁ゲートサイリ
スタをＩＧＴＨと記す）に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a lateral insulated gate thyristor (hereinafter referred to as an insulated gate thyristor, referred to as IGTH), which is used as a voltage-driven switching element among semiconductor switching elements used in power supplies and the like. related to).
スイッチング用半導体素子は定常損失とスイッチング損
失の双方が小さいことが理想であり、この目的のため各
種の半導体素子が提案されている。Ideally, a switching semiconductor element should have both low steady-state loss and low switching loss, and various semiconductor elements have been proposed for this purpose.
しかしながら、−膜内には定常損失とスイッチング損失
はトレードオフの関係にあり、定常損失を低減しようと
するとスイッチング損失が増大するという問題がある。However, there is a trade-off relationship between steady-state loss and switching loss within the film, and there is a problem in that when trying to reduce steady-state loss, switching loss increases.
これは、定常損失を低下させるためには伝導度変調を利
用したサイリスタ動作を行わせる必要があるが、サイリ
スタ動作を行う場合には、少数キャリアが消滅するまで
に時間がかかり、ターンオフタイムの増大、すなわちス
イッチング損失が増大することになる。この少数キャリ
アの再結合を促進し、スイッチング損失を低減するため
にライフタイムキラーを導入すると、伝導度変調が少な
くなり、オン電圧、すなわち定常損失が増大する。In order to reduce steady-state loss, it is necessary to perform thyristor operation using conductivity modulation, but when performing thyristor operation, it takes time for the minority carriers to disappear, increasing the turn-off time. In other words, switching loss increases. Introducing a lifetime killer to promote recombination of minority carriers and reduce switching losses reduces conductivity modulation and increases the on-voltage, or steady-state loss.
特にオン電圧を低下させるために、従来電流駆動であっ
たサイリスタ動作を入力損失を極端に低下させる電圧駆
動により行わせるＩＧＴＨが提案されている。In particular, in order to reduce the on-voltage, an IGTH has been proposed in which the thyristor operation, which was conventionally driven by current, is performed by voltage driving to extremely reduce input loss.
第２Ｖｌは、横型Ｉ ＧＴＨの基本構造を示す、この横
型Ｉ ＧＴＨにおいては、ｐ゛基板１の表面に選択的に
ｐ″埋込領域１６が形成される。その上にｎ−層２をエ
ピタキシャル法で成膜させて形成し、その中にｐ゛埋込
領域Ｉ６につながるｐベース領域３を形成してＲＥＳＵ
ＩＩＦ構造とし、そのｐベース領域３の一部を選択的に
残しｎベース端域４が形成される。さらにｐ゛ソース領
域５がそのｎベース端域４の中にそれぞれ選択的に形成
される。ｎベース端域４とｐベース領域３の表面上にｐ
゛ソース領域５の表面とその間のｎベース領域４の露出
面を残してゲート酸化ｌ１１８を介してゲート電極９が
形成されている。そして、ｎベース端域４の露出面とｐ
°ソース領域５の表面に共通に接触するカソード電極１
３が形成される。また、ｎ−基板２の一部にアノード層
としてｎバッファ領域１０を形成し、その中に選択的に
ｐ゛アノード領域１１が形成され、その表面に接触する
アノード電極１２が形成されている。2nd Vl shows the basic structure of a lateral IGTH. In this lateral IGTH, a p'' buried region 16 is selectively formed on the surface of a p'' substrate 1. An n-layer 2 is epitaxially formed thereon. A p base region 3 connected to the p buried region I6 is formed in the film by a RESU method.
An IIF structure is formed, and a part of the p base region 3 is selectively left to form an n base end region 4. Furthermore, p source regions 5 are selectively formed in each of the n base end regions 4. p on the surfaces of the n-base end region 4 and the p-base region 3.
A gate electrode 9 is formed via gate oxide l118, leaving the surface of the source region 5 and the exposed surface of the n-base region 4 therebetween. Then, the exposed surface of n base end region 4 and p
°Cathode electrode 1 in common contact with the surface of source region 5
3 is formed. Further, an n-buffer region 10 is formed as an anode layer in a part of the n-substrate 2, a p-anode region 11 is selectively formed therein, and an anode electrode 12 is formed in contact with the surface of the n-buffer region 10.
このような横型ＩＧＴＨでは、ｐベース領域３上のゲー
ト電極９にしきい値以上の電圧印加をすると、カソード
電極１３に加わる電圧によりｎベース端域４の半導体表
面部からｐベース領域３に電子が注入され、反転層が第
一チャネル端域６に形成される。第一チャネル領域６に
注入された電子は、ｎ−層１表面上の第三チャネル領域
１４を遭遇し、ｎバッファ領域１０を抜けｐ゛アノード
領域１１に到達すると、ｐ゛アノ′ド領域１１からｎ゛
バッファ領域１０、ｎ−１７に正孔が注入され、いわゆ
る伝導度変調が生じる。ｎ−層１に注入された正孔の一
部はｐベース領域３に到達する。ｐベース領域３に流れ
る正孔電流とｐベース領域３の拡散抵抗との積がｐ゛ベ
ース領域３とｎベース領域４の間のビルトイン電圧以上
になることで、カソード電ｆｆ１１３直下のｎベース領
域４から電子の注入を引き起こし、それに対応してｐベ
ース領域３から正孔が注入され、いわゆる伝導度変調が
発生し、ｐ゛アノード領域１１＋ ｎ−層２． ｐ
ベース領域３゜ｎベース領域４よりなる第一のＩＧＴＨ
が駆動される。また、ｎ−層ｌに伝導度変調によって注
入された正孔の一部はｐ゛基板１．ｐ°埋込領域１６を
遭遇する。ｐ゛アノード領域ＩＬｎ”バッファ領域１０
．ｎ−層２．ｐ゛基ｖｉ１．ｐ−ニー７、．９１域３゜
ｎベース領域４よりなる第二のｒ ＧＴＨは、上記の第
一のＩ ＧＴＨよりｎ゛層２距離が短く、ｐ。In such a lateral IGTH, when a voltage equal to or higher than a threshold voltage is applied to the gate electrode 9 on the p base region 3, electrons are transferred from the semiconductor surface of the n base end region 4 to the p base region 3 due to the voltage applied to the cathode electrode 13. An inversion layer is formed in the first channel end region 6. The electrons injected into the first channel region 6 encounter the third channel region 14 on the surface of the n-layer 1, pass through the n-buffer region 10, and reach the p-anode region 11. Holes are injected from n into buffer regions 10 and n-17, resulting in so-called conductivity modulation. Some of the holes injected into the n − layer 1 reach the p base region 3 . When the product of the hole current flowing in the p-base region 3 and the diffusion resistance of the p-base region 3 exceeds the built-in voltage between the p-base region 3 and the n-base region 4, the n-base region directly under the cathode ff113 4 causes the injection of electrons from the p base region 3, and in response, holes are injected from the p base region 3, so-called conductivity modulation occurs, and the p anode region 11+n- layer 2. p
First IGTH consisting of base region 3°n base region 4
is driven. Also, some of the holes injected into the n-layer l by conductivity modulation are transferred to the p'substrate 1. p° buried region 16 is encountered. p゛Anode region ILn” Buffer region 10
．． n-layer 2. p゛ group vi1. p-knee 7,. The second r GTH consisting of the 91 region 3°n base region 4 has a shorter n′ layer 2 distance than the first IGTH described above, and the p.
拡散部分＜ｐ’基板１．ｐ°埋込領域１６）を含むこと
により、カソード電極１３［下のｎベース領域４とｐ・
ベース領域との間のビルトイン電圧を超える電位差が生
ずるのが速く、電流増幅率が大きい。このようなＲＥＳ
ＵＲＦ構造をもつＩ ＧＴＨでは、この第一、第二の２
種類のサイリスタが並行して動作することになる。一方
、本素子をオフさせるには、ゲート電８ｉ９に負の電圧
を印加する。負の電圧を印加することで、ｐベース領域
上の第一チャネル領域６の反転層を無くし、まずｎベー
ス領域４からの電子の注入を止める０次にｎベース領域
４上の第二チャネル領域７に反転層を形成する。Diffusion portion<p' substrate 1. By including the p° buried region 16), the cathode electrode 13 [the lower n base region 4 and the p°
A potential difference exceeding the built-in voltage between the base region and the base region is generated quickly, and the current amplification factor is large. This kind of RES
In IGTH with URF structure, these first and second two
Different types of thyristors will operate in parallel. On the other hand, to turn off this element, a negative voltage is applied to the gate voltage 8i9. By applying a negative voltage, the inversion layer of the first channel region 6 on the p base region is eliminated, and the injection of electrons from the n base region 4 is stopped. 7, an inversion layer is formed.
第二チャネル領域に生じた反転層がｐベース領域３と導
電型が同一になることで、ｎベース領域４とｐベース領
域３は電気的に短絡される。ｎベース領域４とｐベース
領域３を同電位に保たれ、ｐｎｐｎサイリスタをオーブ
ンベースのｐｎｐ ）ラン夛スタに変換することにより
、ゲートをオフすると共にＩ ＧＴＨのターンオフ時の
ｈ□を急激に低下させ、アノード側からの正孔の注入を
押さえると共にカソード側からの電子の注入を押さえる
ことができ、この素子をオフすることができる。Since the inversion layer formed in the second channel region has the same conductivity type as p base region 3, n base region 4 and p base region 3 are electrically short-circuited. By keeping the n-base region 4 and p-base region 3 at the same potential and converting the pnpn thyristor into an oven-based pnp (pnp) thyristor, the gate is turned off and the h□ at IGTH turn-off is rapidly reduced. By doing so, it is possible to suppress the injection of holes from the anode side and also suppress the injection of electrons from the cathode side, and the device can be turned off.
〔発明が解決しようとする１ｉｌｆｉｌこのような横型
アノードでは、素子のオン電圧は低下させることはでき
るが、サイリスタ駆動であるため、ターンオフが遅くタ
ーンオフ損失が大きい、さらにサイリスク駆動であるた
め、ゲートをオフにして、ｐｎｐｎサイリスタをオーブ
ンベースのトランジスタに変換し、ターンオフ時のり、
。[1ilfil, which the invention aims to solve] With such a horizontal anode, the on-voltage of the element can be lowered, but since it is driven by a thyristor, turn-off is slow and the turn-off loss is large.Furthermore, since it is driven by a thyristor, it is difficult to turn off the gate. Turn off, convert the pnpn thyristor into an oven-based transistor, turn off the
.
を低下させたとしても、オン時のキャリアが十分多いた
めに、ｎ”層２中に伝導度変調を引き起こしたキャリア
は、ターンオフ時の空乏層のｄｖ／ｄｔによって掃き出
されるので、ｐ＋基板１．ｐ゛埋込碩域１６．ｐベース
領域３の拡散抵抗によって、ｎベース領域４とｐベース
領域３のｎ ／ ｐ接合が回復し、寄生のサイリスタ動
作が生じ、ランチアップし易い構造になっており高周波
駆動する際に問題となる。Even if the p+ substrate 1 .p゛Buried region 16.Due to the diffused resistance of the p base region 3, the n/p junction between the n base region 4 and the p base region 3 is recovered, a parasitic thyristor operation occurs, and the structure becomes prone to launch-up. This poses a problem when driving at high frequencies.
本発明の目的は、上述の問題を解決し、定常損失が小さ
く、ターンオフ時の安全動作領域の大きい横型Ｉ ＧＴ
Ｈを提供することシュある。An object of the present invention is to solve the above-mentioned problems and to provide a horizontal IGT with low steady-state loss and a large safe operating area at turn-off.
There is a need to provide H.
上記の目的を達成するために第一の発明は、第一導電型
高比抵抗半導体層と、その半導体層の表面部に選択的に
形成された第二導電型ベース領域と、そのベース領域の
表面部に選択的に形成された第一導電型ベース領域と、
そのベース領域の表面部に選択的に形成された第二導電
型ソース領域と、そのソース領域および第一導電型ベー
ス領域の双方に接続された第一主１を掻と、第二導電型
ベース領域ならびに第一導電型ベース領域の第二導電型
ベース領域およびソース領域にはさまれた部分の表面の
上にｗＡ縁膜を介して設けられたゲート電極と、前記第
一導電型高比抵抗半導体層の表面部の第二導電型ベース
領域からはなれた位置に選択的に形成された第一導電型
低比抵抗バッファ領域と、そのバッファ領域の表面部に
選択的に形成された第二導電型エミッタ領域と、そのエ
ミッタ領域に接続された第二主電極とを有する横型ＩＧ
ＴＨにおいて、第二主電極がエミッタ領域の表面のほか
にバッファ領域の露出面にも接触するものとする。第二
の発明は、第一導電型高比抵抗半導体層と、その半導体
層の表面部に選択的に形成された第二導電型ベース領域
と、そのベース領域の表面部に選択的に形成された第一
導電型ベース領域と、そのベース領域の表面部に選択的
に形成された第二ａＣ１型ソース領域と、そのソース領
域および第一導電型ベース領域の双方に接続された第一
主電極と、第二導電型ベース領域ならびに第一導電型ベ
ース領域の第二導電型ベース領域およびソース領域には
さまれた部分の表面の上に絶縁膜を介して設けられたゲ
ート電極と、前記第一導電型高比抵抗半導体層の表面部
の第二導電型ベース領域からはなれた位置に選択的に形
成された第一導電型低比抵抗バッファ領域と、そのバッ
ファ領域の表面部に選択的に形成された第二導電型エミ
ッタ領域と、そのエミッタ領域に接続された第二生電極
とを有する横型Ｉ ＧＴＨにおいて、エミッタ領域の表
面部に選択的に第一導電型ソース領域が形成され、第二
主電極がエミッタ領域の表面のほかにその第一導電型ソ
ース領域の表面にも接触し、エミッタ領域の第一導電型
ソース領域およびバッファ領域にはさまれた部分の表面
上に第二ゲート電極がゲート絶縁膜を介して設けられた
ことものとする。第三の発明は、第一導電型高比抵抗半
導体層と、その半導体層の表面部に選択的に形成された
第二導電型ベース領域と、そのベース領域の表面部に選
択的に形成された第一導電型ベース領域と、そのベース
領域の表面部に選択的に形成された第二導電型ソース領
域と、そのソース領域および第一導電型ベース領域の双
方に接続された第一主電極と、第二導電型ベース領域な
らびに第一導電型ベース領域の第二導電型ベース領域お
よびソース領域にはさまれた部分の表面の上に絶縁膜を
介して設けられたゲート電極と、前記第一導電型高比抵
抗半導体層の表面部の第二導電型ベース領域からはなれ
た位置に選択的に形成された第一導電型のｎ゛バツフア
領域、そのバッファ領域の表面部に選択的に形成された
第二導電型エミッタ領域と、そのエミッタ領域に接続さ
れた第二主電極とを有する横型Ｉ ＧＴＨにおいて、バ
ッファ領域の表面部にエミッタ領域のほかに選択的に第
二導電型短絡領域およびその短絡領域にエミッタ領域よ
り遠い側で隣接する第一導電型短絡領域が形成され、第
一および第二導電型短絡領域か短絡電極によって短絡さ
れ、バッファ領域のエミッタ領域および第二導電型短絡
領域にはさまれた部分の表面上に第二ゲート電極がゲー
ト絶縁膜を介して設けられたものとする。In order to achieve the above object, a first invention includes a first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a second conductivity type base region selectively formed on the surface of the semiconductor layer. a first conductivity type base region selectively formed on the surface portion;
A second conductive type source region selectively formed on the surface of the base region, and a first conductive type base 1 connected to both the source region and the first conductive type base region are removed. and a gate electrode provided via a wA edge film on the surface of a portion of the first conductivity type base region sandwiched between the second conductivity type base region and the source region, and the first conductivity type high specific resistance. A first conductivity type low resistivity buffer region selectively formed at a position away from the second conductivity type base region on the surface portion of the semiconductor layer, and a second conductivity type selectively formed on the surface portion of the buffer region. a horizontal IG having a type emitter region and a second main electrode connected to the emitter region;
In the TH, it is assumed that the second main electrode contacts not only the surface of the emitter region but also the exposed surface of the buffer region. The second invention provides a first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a second conductivity type base region selectively formed on the surface of the base region. a first conductivity type base region, a second aC1 type source region selectively formed on the surface of the base region, and a first main electrode connected to both the source region and the first conductivity type base region. a gate electrode provided via an insulating film on the surface of the second conductivity type base region and the portion of the first conductivity type base region sandwiched between the second conductivity type base region and the source region; A first conductivity type low resistivity buffer region selectively formed on the surface of the first conductivity type high resistivity semiconductor layer at a position away from the second conductivity type base region; In a lateral IGTH having a second conductivity type emitter region formed and a second raw electrode connected to the emitter region, a first conductivity type source region is selectively formed in a surface portion of the emitter region, and a first conductivity type source region is selectively formed in a surface portion of the emitter region. The two main electrodes contact the surface of the source region of the first conductivity type in addition to the surface of the emitter region, and the second gate electrode contacts the surface of the portion of the emitter region sandwiched between the source region of the first conductivity type and the buffer region. It is assumed that the electrode is provided with a gate insulating film interposed therebetween. A third invention provides a first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a second conductivity type base region selectively formed on the surface of the base region. a first conductivity type base region, a second conductivity type source region selectively formed on the surface of the base region, and a first main electrode connected to both the source region and the first conductivity type base region. a gate electrode provided via an insulating film on the surface of the second conductivity type base region and the portion of the first conductivity type base region sandwiched between the second conductivity type base region and the source region; A first conductivity type n' buffer region selectively formed at a position away from the second conductivity type base region on the surface of the first conductivity type high resistivity semiconductor layer, and selectively formed at the surface of the buffer region. In a lateral IGTH having a second conductivity type emitter region and a second main electrode connected to the emitter region, a second conductivity type short-circuit region and a second conductivity type short-circuit region are selectively provided in the surface portion of the buffer region in addition to the emitter region. A first conductivity type short circuit region is formed adjacent to the short circuit region on a side farther from the emitter region, and is short-circuited by the first and second conductivity type short circuit regions or the short circuit electrode, and is connected to the emitter region of the buffer region and the second conductivity type short circuit region. Assume that a second gate electrode is provided on the surface of the portion sandwiched between the gate electrodes with a gate insulating film interposed therebetween.
第一の発明では、オン時に第一導電型高比抵抗層に伝導
度変調を引き起こしたキャリアのうちの多数キャリアを
、第一導電型バッファ領域から第二導電型エミッタ領域
とバッファ領域との間のビルトイン電界で高速に第二主
電極に引き抜くことができる。第二の発明では、第二ゲ
ート電極にゲートしきい値以上の電圧を印加すると、第
二導電型エミッタ領域、第一導電型ソース領域、第一導
電型バッファ領域とゲート絶縁膜を介して設けられる第
二ゲート電極とかろなるＭＯＳＦＥＴがオンし、第一導
電型の高比抵抗層、バッファ領域およびベース領域に伝
導度変調により蓄積されたキャリアのうちの多数キャリ
アをエミッタ領域を介して第二主電極に引き抜くことが
でき、エミッタ領域からの逆のキャリアの注入シよ急激
に低下する。In the first invention, the majority carriers among the carriers that caused conductivity modulation in the first conductivity type high resistivity layer when turned on are transferred from the first conductivity type buffer region to the second conductivity type emitter region and the buffer region. The built-in electric field allows for rapid extraction to the second main electrode. In the second invention, when a voltage equal to or higher than the gate threshold is applied to the second gate electrode, the second conductivity type emitter region, the first conductivity type source region, and the first conductivity type buffer region are connected to each other through the gate insulating film. The second gate electrode and the second MOSFET are turned on, and the majority carriers among the carriers accumulated in the first conductivity type high resistivity layer, buffer region, and base region by conductivity modulation are transferred to the second gate electrode through the emitter region. They can be extracted to the main electrode, and the opposite carrier injection from the emitter region is rapidly reduced.
このあと主ゲート電極にオン時と逆の電圧を印加するこ
とにより高速にターンオフすることができる。第三の発
明では、第二のゲート電極にゲートしきい値以上の電圧
を印加すると、第一導電型バッファ領域、第二導電型エ
ミッタ領域、第二導電型短絡領域ならびにゲート絶縁膜
を介する第二ゲート電極からなるＭＯＳＦＥＴがオンし
、第一導電型バッファ領域中の多数キャリアは第一導電
型短絡領域から短絡電極に達して逆のキャリアに変換さ
れ、逆のキャリアが第二導電型短絡領域がらバッファ［
１０表面に生じた第二導電型反転層を経て第二導電型エ
ミッタ領域から第二電極に引き抜かれる。この結果第一
導電型高比抵抗層、第二導電型ベース層に生じていた伝
導度変調はなくなリ、このあと主ゲート電極にオン時と
逆電圧を印加することで高速にターンオフすることがで
きる。Thereafter, by applying a voltage opposite to that during on-time to the main gate electrode, it is possible to quickly turn off the main gate electrode. In the third invention, when a voltage equal to or higher than the gate threshold voltage is applied to the second gate electrode, the first conductivity type buffer region, the second conductivity type emitter region, the second conductivity type short-circuit region, and the second conductivity type through the gate insulating film. The MOSFET consisting of two gate electrodes is turned on, and the majority carriers in the first conductivity type buffer region reach the short circuit electrode from the first conductivity type short circuit region and are converted into opposite carriers, and the reverse carriers are converted into the second conductivity type short circuit region. empty buffer [
The light is extracted from the second conductivity type emitter region to the second electrode through the second conductivity type inversion layer formed on the surface of 10. As a result, the conductivity modulation that occurred in the first conductivity type high resistivity layer and the second conductivity type base layer disappears, and after that, by applying a voltage opposite to the on-state voltage to the main gate electrode, it is possible to quickly turn off. I can do it.
〔実施例］
第１図は第一の発明の実施例を示し第２図と共通の部分
には同一の符号が付されている。第２図と異なる点はア
ノード１掻１２がｐ゛アノード領域１１と全面接触せず
、ｎ°バッファ領域１０にも接触していることである。[Embodiment] FIG. 1 shows an embodiment of the first invention, and parts common to those in FIG. 2 are given the same reference numerals. The difference from FIG. 2 is that the anode 1 and 12 are not in full contact with the p anode region 11 but are also in contact with the n degree buffer region 10 .
第２図の場合と同様、ゲート電極９にしきい値以上の電
圧印加をすることで、ｎベース領域４の表面からｎベー
ス領域３に電子が注入され、ｎベース領域３の表面層の
第一チャネル領域６に反転層が形成される。電子はｎ−
層２表面上の第三チャネル領域１４を通過してｎ゛バッ
ファ領域１０に入り、ｐ゛アノード領域（エミッタ領域
）１１．アノード電８ｉ１２と抜けるが、ｎ゛バ・７フ
ア領域１０を通過する際に、電子電流とｎ″領域拡散抵
抗の積がｐ゛アノード領域１１とｎ゛バッファ領域１０
によって形成されるビルトイン電圧を上回ることで、ｐ
９アノード領域１１からの正孔の注入を引きおこし、ｎ
°バッファ領域１０．ｎ−層２に伝導度変調が発生する
。伝導度変調を引き起こした正孔は、ｎベース領域３を
通過し、ｎベース領域４とｎベース領域３によって形成
されるビル・トイン電圧をｎベース領域３の拡散抵抗と
正孔電流の積で上回ることによって、カソード電極１３
ではｎベース領域４とは順方向バイアスになっているた
め、ｎベース領域４にも伝導度変調が発生することでＩ
ＧＴＨをオンにすることができる。As in the case of FIG. 2, by applying a voltage higher than the threshold value to the gate electrode 9, electrons are injected from the surface of the n-base region 4 into the n-base region 3, and the first layer of the surface layer of the n-base region 3 is injected. An inversion layer is formed in the channel region 6. The electron is n-
passing through a third channel region 14 on the surface of layer 2 into n' buffer region 10 and p' anode region (emitter region) 11. The anode current passes through the n' buffer region 10, but when passing through the n' buffer region 10, the product of the electron current and the n' region diffusion resistance is p' anode region 11 and n' buffer region 10.
By exceeding the built-in voltage formed by p
9 causes injection of holes from the anode region 11, and n
°Buffer area 10. Conductivity modulation occurs in the n-layer 2. The holes that caused the conductivity modulation pass through the n-base region 3, and the built-in voltage formed by the n-base region 4 and the n-base region 3 is the product of the diffusion resistance of the n-base region 3 and the hole current. By exceeding the cathode electrode 13
Since the n-base region 4 is forward biased, conductivity modulation also occurs in the n-base region 4, causing I
GTH can be turned on.
ターンオフの際は、ゲート電極９に負の電圧を印加する
ことでｐベース領域３０反転層の形成をなくす０次に、
ｐ°ソース領域５から正孔が注入されることでｎベース
領域４０表面に第二チャネル領域７が形成される。この
チャネル領域を通過するキャリアが正孔であるために、
ｎベース領域４とｎベース領域３は電気的に短絡される
。従って、ゲートを負にすることでｐｎｐｎサイリスタ
動作をオーブンベースのトランジスタに変換してターン
オフするために、ｎ−層２．ｎ°眉１１．ｎベース領域
４に伝導度変調によって蓄積されたキャリアの消滅時間
は長い、しかし、アノードショートをすることでｐ゛ア
ノード頌域１１とｎ゛アノード領域１０で形成されるビ
ルトイン電界で電子を高速で引き抜くことができる。At turn-off, a negative voltage is applied to the gate electrode 9 to eliminate the formation of an inversion layer in the p base region 30.
A second channel region 7 is formed on the surface of the n base region 40 by injecting holes from the p° source region 5 . Since the carriers passing through this channel region are holes,
N base region 4 and n base region 3 are electrically short-circuited. Therefore, in order to convert the pnpn thyristor operation into an oven-based transistor and turn it off by making the gate negative, the n-layer 2. n°eyebrow11. The disappearance time of carriers accumulated in the n base region 4 due to conductivity modulation is long, but by shorting the anode, the built-in electric field formed between the p anode region 11 and the n anode region 10 can speed up electrons. It can be pulled out.
第３図は第二の発明の実施例を示す。第２図と異なる点
はｐ゛アノード領域１１の中に選択的にｎ。FIG. 3 shows an embodiment of the second invention. The difference from FIG. 2 is that p is selectively n in the anode region 11.
ソース領域５１が形成され、ｐ°アノード領域１１のｎ
゛ソース領域５１とｎ°バッファ謂域１０の間の部分の
表面上に第二ゲート酸化ｌ！Ｉ８１を介して第二ゲート
電極９１を形成していることである。本素子がオンする
ときは第１図の索子と同一動作である。A source region 51 is formed, and n of the p° anode region 11 is formed.
゛A second gate oxide l! is formed on the surface of the portion between the source region 51 and the n° buffer region 10! The second gate electrode 91 is formed via I81. When this element is turned on, it operates in the same way as the cable in FIG.
一方本素子をオフさせるには、先ず第二ゲート電極９１
にゲートしきい値以上の電圧を印加し、ｐ゛アノード領
域１１．ｎ’バフファ領域１０．ｎ”ソース領域５１な
らびに第二ゲート酸化膜８１．第二ゲート電極９１によ
り構成するＭＯＳＦＥＴをオンさせる。これによって第
四チャネル領域１５に生ずる表面反転層により、ｎ−層
２．ｎ”バッファ層１０゜ｎベース領域４に伝導度変調
によって蓄積された電子が引き抜かれ、ｐ°アノード碩
領域１からの正孔の注入は急速に低下し、素子はＭＯＳ
ＦＥＴあるいはアノードショート型Ｉ ＧＴＨとして動
作する。このあとゲート電極９に負の電圧を印加するこ
とで、第一の発明による素子と同様にターンオフの動作
が行われ、素子を高速にターンオフすることができる。On the other hand, in order to turn off this device, first the second gate electrode 91
A voltage equal to or higher than the gate threshold voltage is applied to the anode region 11. n' buffer area 10. The MOSFET constituted by the n'' source region 51, the second gate oxide film 81 and the second gate electrode 91 is turned on. As a result, the surface inversion layer generated in the fourth channel region 15 causes the n- layer 2 and the n'' buffer layer 10 to be turned on. Electrons accumulated in the n base region 4 are extracted by conductivity modulation, and hole injection from the p anode region 1 rapidly decreases, making the device a MOS.
It operates as a FET or an anode short type IGTH. Thereafter, by applying a negative voltage to the gate electrode 9, a turn-off operation is performed similarly to the device according to the first invention, and the device can be turned off at high speed.
第４図は第三の発明の実施例を示す、第２図と異なる点
は、ｎ゛バッファ領域１０の中に選択的に短絡ｎ″領域
１６．短絡ｐ″領域１７を隣接して形成し、その表面に
短絡電極１８を接触させていることである。また、ｐ゛
アノード謂域１１は短絡ｐ″領域７の中間に形成されて
おり、その表面にアノード１掻１２が接触し、ｎ゛バ７
ファ領域１０のｐ゛アノード碩領域１とｐ゛短′ａ頭域
１７にはさまれた部分の表面上に、第二ゲート酸化膜８
１を介して第二ゲート電ｆｉｉ９１を設けていることで
ある０本素子がオンするときは第一の発明の実施例の素
子と同一動作である。一方本素子をオフさせるには、第
二ゲート電極９１にゲートしきい値電圧以上の電圧を印
加してｎ゛バッファ領域ｔｏ、ｐ”アノード領域１１゜
ｐ°短絡領域１７ならびに第二ゲート酸化膜８１．第二
ゲート電極９１よりなる第二のＭＯＳＦＥＴをオンさせ
ることにより、ｎ゛バンファ領域１０中の電子を、短絡
ｎ′領域１６．短絡電極１８．短絡ｐ″領域１７．第四
チャネル領域１５に生ずる表面反転層（ｐチャネル）、
ｐ゛アノード碩領域１．アノ−ド電極１２の経路により
引き抜く。このため第３図の素子同様、ｎ−層２．ｎベ
ース碩域４に生じていた伝導度変調がなくなり、このあ
とゲート電極９にムの電圧を印加することでｐベース領
域３上の第一のＭＯＳＦＥＴをオフさせることにより、
ｐｎｐｎサイリスタをオーブンベースＩ）ｆ’ｉｐ）ラ
ンジスタに変換し、アノードシッート型Ｉ ＧＴＨとし
て高速にターンオフすることができる。なお、この際、
第二のＭＯＳＦＥＴの表面反転層は、第一のＭＯＳＦＥ
Ｔとは逆のｐ型であり、アノード電極１２に印加される
電位よりもカソード電極１３の電位に近い電位を第二ゲ
ート電極９１に印加することによりオンさせることがで
きるため、ゲート電極９によって形成されるｐベースｗ
ＩＲ上のＭＯＳＦＥＴのオフに先立って高抵抗層のキャ
リアを引き抜くことができる。なお、短１ ｔ ｉ １
８はｐ型領域遭遇のためにキャリアを電子から正孔へ変
喚する役をする金属電極である。第１図、第３図、第４
図に示した各素子共にサイリスタ動作によって生じたキ
ーリアを高速で引き抜くことによって、ターンオフ時に
生じる空乏層のｄｖ／ｄｔにより掃き出されるキャリア
がｐベース領域３中を通過する量が低下するため、ター
ンオフ時の寄生サイリスタ動作を防止することができ、
ターンオフの高速化と共にターンオフ時の安全動作領域
を拡大することができる。FIG. 4 shows an embodiment of the third invention. The difference from FIG. 2 is that a short-circuit n'' region 16 and a short-circuit p'' region 17 are selectively formed adjacent to each other in the n' buffer region 10. , the shorting electrode 18 is brought into contact with the surface thereof. Further, the p'anode so-called region 11 is formed in the middle of the short-circuit p' region 7, and the anode 1 scraper 12 contacts the surface of the p'anode region 11, and the n'bar 7
A second gate oxide film 8 is formed on the surface of the portion of the F region 10 sandwiched between the P anode small region 1 and the P short A head region 17.
When the element is turned on, the operation is the same as that of the element of the first embodiment of the invention. On the other hand, in order to turn off this device, a voltage equal to or higher than the gate threshold voltage is applied to the second gate electrode 91 to remove the n゛buffer region to, the p''anode region 11゜p゜p゜short circuit region 17 and the second gate oxide film. 81. By turning on the second MOSFET consisting of the second gate electrode 91, electrons in the n' bumper region 10 are transferred to the short-circuit n' region 16, the short-circuit electrode 18, the short-circuit p'' region 17. a surface inversion layer (p channel) generated in the fourth channel region 15;
p゛Anode subregion 1. It is pulled out along the path of the anode electrode 12. Therefore, like the device in FIG. 3, the n-layer 2. The conductivity modulation that had occurred in the n-base region 4 disappears, and then by applying a voltage of 0.5 m to the gate electrode 9, the first MOSFET on the p-base region 3 is turned off.
A pnpn thyristor can be converted into an oven-based I) f'ip) transistor and turned off quickly as an anode seat type I GTH. In addition, at this time,
The surface inversion layer of the second MOSFET is similar to that of the first MOSFET.
It is a p-type opposite to T, and can be turned on by applying a potential closer to the potential of the cathode electrode 13 than the potential applied to the anode electrode 12 to the second gate electrode 91. p base formed w
Carriers from the high resistance layer can be extracted before the MOSFET on the IR is turned off. In addition, short 1 t i 1
8 is a metal electrode that serves to convert carriers from electrons to holes for encountering the p-type region. Figure 1, Figure 3, Figure 4
In each of the elements shown in the figure, by drawing out the key carrier generated by the thyristor operation at high speed, the amount of carriers swept out by dv/dt of the depletion layer generated at turn-off passing through the p base region 3 is reduced. can prevent parasitic thyristor operation when
It is possible to increase the speed of turn-off and expand the safe operation area at turn-off.
本発明によれば、オンの間に高比抵抗半導体層に伝導度
変調によって蓄積されたキャリアを、絶縁ゲートを形成
する側の第一主電極より離れた第二主電極に接触するエ
ミッタ領域とそれに隣接するバッファ領域とを短絡する
ことにより、またはエミッタ領域あるいはバッファ領域
をチャネル領域とす、る第二のＭＯＳＦＥＴをオンさせ
ることにより第二主電極に引き抜くことによって、横型
■ＧＴＨ素子のオン電圧を増加することなしにターンオ
フを高速化することができた。同時にターンオフ時の寄
生キャリア動作を防止して安全動作領域の拡大が行われ
るようになり、定常損失を低減することができた。According to the present invention, the carriers accumulated in the high resistivity semiconductor layer by conductivity modulation during on-time are transferred to the emitter region in contact with the second main electrode which is distant from the first main electrode on the side forming the insulated gate. By short-circuiting the buffer region adjacent to it, or by turning on the second MOSFET whose channel region is the emitter region or the buffer region, the on-voltage of the lateral GTH element is It was possible to speed up the turn-off without increasing the At the same time, the operation of parasitic carriers at turn-off was prevented, expanding the safe operating range and reducing steady-state loss.
第１図は本発明の一実施例の横型ＩＧＴＨの要部断面図
、第２図は従来の横型ＩＧＴＨの要部断面図、第３図、
第４図はそれぞれ本発明の異なる実施例の横型ＩＧＴＨ
の要部断面図である。
ｌａｐ″基板、２ｉｎ−層、１１）ベース領域、４：ｎ
ベース領域、５：ｐ゛ソース領域５４ ： ｎ ＋ソー
ス領域、ｇ、８ｔ：ゲート酸化膜、９．９１：ゲート電
極、１０：ｎ’バッファ領域、１１：ｐ”アノード領域
、１２；アノード電極、１３：カソード電極、１６：短
絡ｎ′領領域１７：短絡ｐ″領域１８：短絡ｅＭ。
代Ｊｆ人１ｒ理士 山 口 巌FIG. 1 is a cross-sectional view of a main part of a horizontal IGTH according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of a main part of a conventional horizontal IGTH, and FIG.
FIG. 4 shows horizontal IGTHs of different embodiments of the present invention.
FIG. lap'' substrate, 2in-layer, 11) base region, 4:n
Base region, 5: p'' source region 54: n + source region, g, 8t: gate oxide film, 9.91: gate electrode, 10: n' buffer region, 11: p'' anode region, 12: anode electrode, 13: cathode electrode, 16: shorted n' region 17: shorted p'' region 18: shorted eM. Iwao Yamaguchi, 1st grade JF person and 1st grade engineer
Claims (1)
面部に選択的に形成された第二導電型ベース領域と、そ
のベース領域の表面部に選択的に形成された第一導電型
ベース領域と、そのベース領域の表面部に選択的に形成
された第二導電型ソース領域と、そのソース領域および
第一導電型ベース領域の双方に接続された第一主電極と
、第二導電型ベース領域およびソース領域にはさまれた
部分の表面の上に絶縁膜を介して設けられたゲート電極
と、前記第一導電型高比抵抗半導体層の表面部の第二導
電型ベース領域からはなれた位置に選択的に形成された
第一導電型低比抵抗バッファ領域と、そのバッファ領域
の表面部に選択的に形成された第二導電型エミッタ領域
と、そのエミッタ領域に接続された第二主電極を有する
横型絶縁ゲートサイリスタにおいて、第二主電極がエミ
ッタ領域の表面のほかにバッファ領域の露出面にも接触
することを特徴とする横型絶縁ゲートサイリスタ。 ２）第一導電型高比抵抗半導体層と、その半導体層の表
面部に選択的に形成された第二導電型ベース領域と、そ
のベース領域の表面部に選択的に形成された第一導電型
ベース領域と、そのベース領域の表面部に選択的に形成
された第二導電型ソース領域と、そのソース領域および
第一導電型ベース領域の双方に接続された第一主電極と
、第二導電型ベース領域およびソース領域にはさまれた
部分の表面の上に絶縁膜を介して設けられたゲート電極
と、前記第一導電型高比抵抗半導体層の表面部の第二導
電型ベース領域からはなれた位置に選択的に形成された
第一導電型低比抵抗バッファ領域と、そのバッファ領域
の表面部に選択的に形成された第二導電型エミッタ領域
と、そのエミッタ領域に接続された第二主電極を有する
横型絶縁ゲートサイリスタにおいて、エミッタ領域の表
面部に選択的に第一導電型ソース領域が形成され、第二
主電極がエミッタ領域の表面のほかにその第一導電型ソ
ース領域の表面にも接触し、エミッタ領域の第一導電型
ソース領域およびバッファ領域にはさまれた部分の表面
上に第二ゲート電極がゲート絶縁膜を介して設けられた
ことを特徴とする横型絶縁ゲートサイリスタ。 ３）第一導電型高比抵抗半導体層と、その半導体層の表
面部に選択的に形成された第二導電型ベース領域と、そ
のベース領域の表面部に選択的に形成された第一導電型
ベース領域と、そのベース領域の表面部に選択的に形成
された第二導電型ソース領域と、そのソース領域および
第一導電型ベース領域の双方に接続された第一主電極と
、第二導電型ベース領域およびソース領域にはさまれた
部分の表面の上に絶縁膜を介して設けられたゲート電極
と、前記第一導電型高比抵抗半導体層の表面部の第二導
電型ベース領域からはなれた位置に選択的に形成された
第一導電型低比抵抗バッファ領域と、そのバッファ領域
の表面部に選択的に形成された第二導電型エミッタ領域
と、そのエミッタ領域に接続された第二主電極を有する
横型絶縁ゲートサイリスタにおいて、バッファ領域の表
面部にエミッタ領域のほかに選択的に第二導電型短絡領
域およびその短絡領域にエミッタ領域より遠い側で隣接
する第一導電型短絡領域が形成され、第一および第二導
電型短絡領域が短絡電極によって短絡され、バッファ領
域のエミッタ領域および第二導電型短絡領域にはさまれ
た部分の表面上に第二ゲート電極がゲート絶縁膜を介し
て設けられたことを特徴とする横型絶縁ゲートサイリス
タ。[Claims] 1) A first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a second conductivity type base region selectively formed on the surface of the base region. A first conductivity type base region formed, a second conductivity type source region selectively formed on the surface of the base region, and a first conductivity type base region connected to both the source region and the first conductivity type base region. A main electrode, a gate electrode provided via an insulating film on the surface of the portion sandwiched between the second conductivity type base region and the source region, and a gate electrode provided on the surface of the portion sandwiched between the second conductivity type base region and the source region; a first conductivity type low resistivity buffer region selectively formed at a position apart from the second conductivity type base region; a second conductivity type emitter region selectively formed on the surface of the buffer region; A lateral insulated gate thyristor having a second main electrode connected to an emitter region, wherein the second main electrode contacts not only the surface of the emitter region but also the exposed surface of the buffer region. 2) A first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a first conductivity type selectively formed on the surface of the base region. a mold base region; a second conductivity type source region selectively formed on the surface of the base region; a first main electrode connected to both the source region and the first conductivity type base region; a gate electrode provided via an insulating film on the surface of a portion sandwiched between the conductivity type base region and the source region; and a second conductivity type base region on the surface portion of the first conductivity type high resistivity semiconductor layer. a first conductivity type low resistivity buffer region selectively formed at a position away from the buffer region, a second conductivity type emitter region selectively formed on the surface of the buffer region, and a second conductivity type emitter region connected to the emitter region. In a horizontal insulated gate thyristor having a second main electrode, a first conductivity type source region is selectively formed on the surface of the emitter region, and the second main electrode is formed in the first conductivity type source region in addition to the surface of the emitter region. A lateral insulator characterized in that a second gate electrode is provided via a gate insulating film on the surface of a portion of the emitter region sandwiched between the first conductivity type source region and the buffer region. gate thyristor. 3) A first conductivity type high resistivity semiconductor layer, a second conductivity type base region selectively formed on the surface of the semiconductor layer, and a first conductivity type selectively formed on the surface of the base region. a mold base region; a second conductivity type source region selectively formed on the surface of the base region; a first main electrode connected to both the source region and the first conductivity type base region; a gate electrode provided via an insulating film on the surface of a portion sandwiched between the conductivity type base region and the source region; and a second conductivity type base region on the surface portion of the first conductivity type high resistivity semiconductor layer. a first conductivity type low resistivity buffer region selectively formed at a position away from the buffer region, a second conductivity type emitter region selectively formed on the surface of the buffer region, and a second conductivity type emitter region connected to the emitter region. In a lateral insulated gate thyristor having a second main electrode, in addition to the emitter region, a second conductivity type short circuit region is selectively formed on the surface of the buffer region, and a first conductivity type short circuit adjacent to the short circuit region on a side farther from the emitter region. A region is formed, the first and second conductivity type shorting regions are shorted by a shorting electrode, and a second gate electrode is provided on the surface of the portion of the buffer region sandwiched between the emitter region and the second conductivity type shorting region, and the second gate electrode is gate insulated. A horizontal insulated gate thyristor characterized by being provided through a film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28985390A JPH04162776A (en) | 1990-10-26 | 1990-10-26 | Lateral insulated-gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28985390A JPH04162776A (en) | 1990-10-26 | 1990-10-26 | Lateral insulated-gate thyristor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162776A true JPH04162776A (en) | 1992-06-08 |
Family
ID=17748612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28985390A Pending JPH04162776A (en) | 1990-10-26 | 1990-10-26 | Lateral insulated-gate thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162776A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
-
1990
- 1990-10-26 JP JP28985390A patent/JPH04162776A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
| US5572048A (en) * | 1992-11-20 | 1996-11-05 | Hitachi, Ltd. | Voltage-driven type semiconductor device |
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