JPH04162665A - Semiconductor storage device - Google Patents
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- JPH04162665A JPH04162665A JP2288701A JP28870190A JPH04162665A JP H04162665 A JPH04162665 A JP H04162665A JP 2288701 A JP2288701 A JP 2288701A JP 28870190 A JP28870190 A JP 28870190A JP H04162665 A JPH04162665 A JP H04162665A
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Landscapes
- Dram (AREA)
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関すム
従来の技術
第10図は従来の半導体記憶装置のメモリセルの回路図
を示すものであム 容量蓄積部C1に蓄えられた電荷は
ワード線WLで制御されるスイッチングトランジスタM
HIを介してビット線BLに読みだされも
第11図は第10図に示す回路を半導体チップ上で実現
した例であム 本例は現在 ダイナミックランダムアク
セスメモリ (以下DRAM)のメモリセルとして使用
されており、現在考えられているDRAMのメモリセル
としては最小のものであム第12図は従来のDRAMの
メモリセル周辺の回路を示したものであ4 5AI−3
Anはセンスアンプ、WLl−WLmlt ’7−ドM
L BLI−BLn、 XBLI−XBLnはビッ
トML MC4よメモリセノ< SVC,SVSは
センスアンプの制御線であム 第12図の回路において
データを読みだすときはワード線WLをrHJ状態にし
てメモリセルMCのデータをビット線BL、 XBLに
読みだにセンスアンプ電源制御回路PLOによって制御
されるセンスアンプSAを動かしてデータを増幅させる
わけであム
発明が解決しようとする課題
しかしなが収 微細化技術が進、”l、 DRAMの
高集積化が進んできた現在で1戴 以下に示すような問
題点が生じてきた 例えば第12図において、WLlと
BL2のクロスポイントのメモリセルのデータを読みだ
したいとき、ワード線WLIを「H」状態にするとワー
ド線WLIに接続されているすべてのメモリセルMCの
データが読みだされてしま((必要なデータ以外のデー
タも増幅するた数 無駄な電力を消費してしまうことに
なん ことに現在のDRAMは高集積化によりDRAM
内部をいくつかのブロックに分割し 各ブロックを同時
に動作させるようなことを行なっているた敢 上に述べ
た無駄な電力の消費が大きくなっていも
また高集積化のための微細化技術が進んだたへビット線
対BL2. XBL2に対して極めて近い距離に配置さ
れている隣接ビット線間の結合容量(CI、C2)によ
り、誤動差を生ずるようになってきた 例えば何らかの
原因でセンスアンプSA2の動作が遅れ かッxBL1
とBL2. XBL2とBL30)電位b<異す6
トL 増幅の遅しタBL2とxBL2ハソレソt′1
.、XBLl、BL3ニヨリカップリングで反対の電位
にひっばられ誤動差を生じてしまう。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to semiconductor memory devices.Prior art FIG. 10 shows a circuit diagram of a memory cell of a conventional semiconductor memory device. The stored charge is transferred to the switching transistor M controlled by the word line WL.
Figure 11 is an example of realizing the circuit shown in Figure 10 on a semiconductor chip.This example is currently used as a memory cell of a dynamic random access memory (hereinafter referred to as DRAM). It is the smallest DRAM memory cell currently being considered. Figure 12 shows a circuit around a conventional DRAM memory cell.45AI-3
An is a sense amplifier, WLl-WLmlt '7-de M
L BLI-BLn, XBLI-XBLn are bits ML MC4 and memory cell < SVC, SVS are the control lines of the sense amplifier. When reading data in the circuit shown in Figure 12, the word line WL is set to rHJ state and the memory cell MC is The data is read to the bit lines BL and XBL, and the data is amplified by operating the sense amplifier SA controlled by the sense amplifier power supply control circuit PLO. As DRAMs become more highly integrated, the following problems have arisen.For example, in Figure 12, read the data of the memory cell at the cross point of WLl and BL2. When you want to set the word line WLI to the "H" state, the data of all memory cells MC connected to the word line WLI will be read out ((The number of times that data other than the necessary data is also amplified is wasted. In particular, due to the high integration of current DRAMs,
Although the internal structure is divided into several blocks and each block is operated at the same time, the wasteful power consumption mentioned above is increasing, and the miniaturization technology for higher integration is progressing. Bit line pair BL2. Coupling capacitance (CI, C2) between adjacent bit lines placed extremely close to XBL2 has started to cause error differences.For example, the operation of sense amplifier SA2 is delayed for some reason.
and BL2. XBL2 and BL30) Potential b < different 6
Amplification delayer BL2 and xBL2 t'1
.. .
以上に述べてきたように従来のDRAMにおいては高集
積化および高集積化のための微細化によって動作電流が
大きくなり、また誤動作が生ずるという問題点が生じて
きた
本発明はかかる点に鑑へ 動作電流を減少させ、かつ誤
動作の起きない半導体記憶装置を提供することを目的と
すム
課題を解決するための手段
本発明ζ友 第1 第二の制御線によりゲート電極が独
立に制御され かつ直列に接続される第1第二のMC3
トランジスタと、前記第二のMC3トランジスタのソー
スに接続されるキャパシタと、前記第一のMOSトラン
ジスタのドレインに接続されるビット線とを備えたメモ
リセルを有することを特徴とする半導体記憶装置であム
また 上記構成の半導体記憶装置がマトリックス状に配
置され メモリセルアレイとなっており、前記第二 第
二の制御線が直交に配置され 前記ビット線は前記第一
もしくは第二の制御線に平行に配置され かつ前記第一
の制御線はロウアドレス 前記第二の制御線はコラムア
ドレスによって制御されも さらに本発明(よ 前記ビ
ット線を二本ペアにしたビット線対にセンスアンプを接
続しかつ前記センスアンプの制御を前記第二の制御線に
より行なう半導体記憶装置であも また前記ビット線が
一本おき、もしくは複数本おきにペアを組んで前記ビッ
ト線対を構成することを特徴とする半導体記憶装置であ
ム
その構造(上 半導体基板上に素子分離領域で囲まれた
活性領域を設ζけ、前記活性領域内には同じ極性を有し
かつ直列に接続された第1 第二のMC3トランジス
タを形成上 前記第一のMC3トランジスタのドレイン
部には配線が接続されており、また前記第二のMOS
トランジスタのソース部には容量蓄積部が接続されてい
る構造を有し 前記第一のMOSトランジスタのゲート
電極と前記第二のMOSトランジスタのゲート電極は異
なる配線層を用L%かつ前記第二のMOSトランジスタ
のゲート電極は第一のMOSトランジスタのゲート電極
と一部を重ねて形成されていも
作用
本発明は前記した構成により、選択されたメモリセルか
らのみデータが読みだされ がっ選択されたセンスアン
プとビット線のみが動作するため無駄な電力を消費する
ことがなくなり、また隣接ビット線からの雑音によって
誤動作をすることもなくなム
実施例
第1図は本発明の一実施例におけるDRAMのメモリセ
ルの回路図を示すものであa 第1図においてMNI、
MN2はスイッチイングトランジスタであり、WLR,
1lLcの二つの制御線によって制御されてぃムすなわ
ち本メモリセルMCはIFLR,WLCの二つの制御線
をrHJ状態にすることにより、電荷蓄積部C1とビッ
ト線BL間のデータの転送を行なうものであムvCPは
セルプレート電圧であも 以上のように構成された本実
施例メモリセルは二つのスイッチイングトランジスタを
有するためメモリセルの制御の自由度が高し〜
第2図は第1図におけるDRAMのメモリセルをマトリ
クス状に配置してメモリセルアレイとし かつメモリセ
ルを制御する二本のワード線を、直交させて配置させた
ものであム 第2図においてビット線と垂直方向に配置
されたワード線(WLRm−WLRm+7)はロウアド
レスによって制御され ビット線と水平方向に配置され
たワード線(llncn−WLCn+1 )はコラムア
ドレスによって制御されていも以上の構成をとることに
より、マトリクス状に配置されたメモリセルMCの中か
収 非選択メモリセルのデータを読みだすことなしく
一つのメモリセルのみを選択してデータを読みだすこと
が可能になり、無駄な電力を消費することがなくなム第
3図は第2図に示したメモリセル配置のより詳細な回路
図であも 第3図においてビット線と垂直方向に配置さ
れたワード線WLRI−IN、Rmはロウアドレスによ
って制御され ビット線と水平方向に配置されたワード
線ILcI、 WLC2はコラムアドレスによって制御
されていも またビット線に接続されているセンスアン
プSAI、SA2の制御はビット線と水平方向に配置さ
れたワード線WLCIJLC2によっておこなわれも
なおコラムアドレスによって制御されるワード線はビッ
ト線と垂直方向に配置し ロウアドレスによって制御さ
れるワード線はビット線と平行方向に配置しても良1.
%
第4図はコラムデコーダCOの回路図 第5図はセンス
アンプSAとセンスアンプ制御回路PLCの回路図 第
6図は第5図に示した回路の動作タイミング図であム
以下に第4は 第5皿 第6図を用いて本回路の動作の
説明をすム
たとえ(′L ワードl@WLRIとワード線WLC1
によって制御されるメモリセルMCのデータを読みだす
場淑 ロウアドレスによって選択されるワード線wL■
(図に示していないがロウデコーダによって制御される
)をrHJ状態にし 次にコラムデコーダCOIによっ
て制御されるワード線WLc1をrHJ状態にしてメモ
リセルMCのデータをビット線BLIに読みだす。As described above, in conventional DRAMs, the operating current increases due to high integration and miniaturization for high integration, and malfunctions occur.The present invention takes this into consideration. Means for Solving the Problems of the Invention Aiming to Provide a Semiconductor Memory Device that Reduces Operating Current and Prevents Malfunctions 1. The gate electrode is independently controlled by the second control line, and First and second MC3 connected in series
A semiconductor memory device comprising a memory cell including a transistor, a capacitor connected to the source of the second MC3 transistor, and a bit line connected to the drain of the first MOS transistor. Furthermore, the semiconductor memory devices having the above configuration are arranged in a matrix to form a memory cell array, and the second control line is arranged perpendicularly to the second control line, and the bit line is parallel to the first or second control line. The first control line may be controlled by a row address, and the second control line may be controlled by a column address. A semiconductor memory device in which a sense amplifier is controlled by the second control line, and the semiconductor memory device is characterized in that every other bit line or every other bit line is paired to form the bit line pair. In a memory device, an active region surrounded by an element isolation region is provided on a semiconductor substrate, and first and second MC3s having the same polarity and connected in series are provided in the active region. To form a transistor, a wiring is connected to the drain part of the first MC3 transistor, and a wiring is connected to the drain part of the first MC3 transistor.
The transistor has a structure in which a capacitance storage part is connected to the source part of the transistor, and the gate electrode of the first MOS transistor and the gate electrode of the second MOS transistor are formed using different wiring layers. Even if the gate electrode of the MOS transistor is formed so as to partially overlap the gate electrode of the first MOS transistor, the present invention operates because of the above-described structure, so that data is read only from the selected memory cell. Since only the sense amplifier and bit line operate, there is no wasted power consumption, and there is no malfunction caused by noise from adjacent bit lines.Embodiment Figure 1 shows a DRAM in an embodiment of the present invention. This figure shows a circuit diagram of a memory cell in FIG.
MN2 is a switching transistor, WLR,
This memory cell MC is controlled by the two control lines 1lLc and transfers data between the charge storage section C1 and the bit line BL by setting the two control lines IFLR and WLC to the rHJ state. Since the memory cell of this embodiment configured as described above has two switching transistors, the degree of freedom in controlling the memory cell is high. Figure 2 is similar to Figure 1. The memory cells of a DRAM are arranged in a matrix to form a memory cell array, and the two word lines that control the memory cells are arranged perpendicular to the bit lines. Although the word lines (WLRm-WLRm+7) placed horizontally with the bit lines are controlled by column addresses, the word lines (llncn-WLCn+1) placed horizontally with the bit lines are controlled by column addresses. data in unselected memory cells MC without reading data from unselected memory cells.
It is now possible to select only one memory cell and read data, eliminating unnecessary power consumption. Figure 3 is a more detailed circuit diagram of the memory cell arrangement shown in Figure 2. In Figure 3, the word lines WLRI-IN and Rm arranged perpendicularly to the bit lines are controlled by row addresses, and the word lines ILcI and WLC2 arranged horizontally to the bit lines are controlled by column addresses. Furthermore, the sense amplifiers SAI and SA2 connected to the bit lines are controlled by the word line WLCIJLC2 arranged horizontally with the bit lines.
Note that the word line controlled by the column address may be arranged perpendicular to the bit line, and the word line controlled by the row address may be arranged parallel to the bit line.
% Figure 4 is a circuit diagram of column decoder CO. Figure 5 is a circuit diagram of sense amplifier SA and sense amplifier control circuit PLC. Figure 6 is an operation timing diagram of the circuit shown in Figure 5.
The operation of this circuit will be explained using the following example ('L word l@WLRI and word line WLC1).
When reading data from memory cell MC controlled by word line wL selected by row address
(not shown, but controlled by a row decoder) is brought into the rHJ state. Next, the word line WLc1, which is controlled by the column decoder COI, is brought into the rHJ state and the data in the memory cell MC is read out onto the bit line BLI.
第4図において、コラムデコーダCOはコラムアドレス
CAa、 CAb、 CAcがrHJ状態でアンド回路
AND1に入力されることにより、出力WLCをrHJ
にすム またH、Cはもう一つのアンド回路AND2に
入力され入力信号PSWとともに出力SWCを制御すム
ビット線BLIに読みだされたデータζよ その相補
のビット線XBLIとともにセンスアンプSAIによっ
て増幅されスイッチング素子Sllを介してデータ線対
DL、 XDLに転送されも
第5図においてセンスアンプ制御回路PLCはコラムデ
コーダCOの出力WLCとセンスアンプ活性化信号PS
Eをナンド回路NANII、 アンド回路ANDに入
力して、おのおのがトランジスタMP3.MNIOを制
御し センスアンプ制御線svc、 svsに電流を供
給すもMN6. MN7. MN8ハSVC,SVSノ
電位をイコライX ブリチャージする回路であり、イコ
ライズプリチャージ制御信号PEQによって制御されて
いも またVFRはプリチャージレベルの電位であムま
たセンスアンプSAはセンスアンプ制御回路PL。In FIG. 4, column decoder CO outputs WLC as rHJ by inputting column addresses CAa, CAb, CAc to AND circuit AND1 in rHJ state.
In addition, H and C are input to another AND circuit AND2 to control the output SWC together with the input signal PSW.The data ζ read out to the bit line BLI is amplified by the sense amplifier SAI along with its complementary bit line XBLI. In FIG. 5, the sense amplifier control circuit PLC outputs the output WLC of the column decoder CO and the sense amplifier activation signal PS.
E is input to a NAND circuit NANII and an AND circuit AND, each of which is a transistor MP3. Although MNIO is controlled and current is supplied to sense amplifier control lines svc and svs, MN6. MN7. MN8 is a circuit that equalizes and precharges the potentials of SVC and SVS, and even though it is controlled by the equalize precharge control signal PEQ, VFR is the potential of the precharge level. Also, the sense amplifier SA is the sense amplifier control circuit PL.
Cの出力svc、 svsによって制御され データを
増幅する回路(MNI、MN2. MPI、MP2)と
、イコライズプリチャージ制御信号PEQによって制御
され ビット線対をイコライズする回路(MN3. M
N4. MN5)からなっティ& MNI−MNIO
はN型MOSトランジス久MP2−MP3はP型MO3
トランジスタであム
第6図にに示すようにまずWLRとWLCが”H”にな
り、ビット線BLに接続されているメモリセル(図示せ
ず)が選択され メモリセルに蓄えられた情報がビット
線BLに読みだされも 次にWLCが”H″になること
で選択されているセンスアンプ制御回路PLOがタイミ
ングジェネレータ(図示せず)で発生されたセンスアン
プ活性化信号PSEが”H”、イコライズ信号PEQが
L”になることにより動作を始めも センスアンプ制御
回路PLOが動作を始めるとセンスアンプ制御線svc
、 svsがそれぞれ1/2VCCのプリチャージ状態
から”H” 、” L”なり、センスアンプSAが動作
を開始し ビット線BLに読み出されたデータを増幅す
ム
すなわ叛 第3図に示したセンスアンプSAはコラムデ
コーダCOによって選択されたもののみが活性化される
ことになり、無駄な電流を消費することがなくなム な
転 以上の説明はデータの読みだしについておこなった
力(書き込みについても同様であム
以上の構成をとることにより、マトリクス状に配置され
たメモリセルの中か収 非選択メモリセルのデータを読
みだすことなしに 一つのメモリセルのみを選択してデ
ータを読みだすことが可能になり、かつ選択されたセン
スアンプのみを動作させるだけであるので、無駄な電力
を消費することがなくなり、 ピーク電流も抑えること
ができa更GQ 選択されたメモリセルに接続された
ビット線の電位のみが選択されたセンスアンプによって
増幅するので隣接ビット線の電位振幅の雑音による誤動
作がなくなム
第7図は第3図に示した半導体記憶装置のビット線を1
本おきにペアにしてセンスアンプに接続した実施例であ
ム 本実施例においてセンスアンプとコラムデコーダは
a、b2つのグループに分けられており、その各々は第
3図に示した半導体記憶装置と同じ構成になっていも
ここで仮にセンスアンプ5Aa2が選択されて動作する
場合 ビット線BLa2. XBLa2の電位のみが振
幅を行な(\ 他のビット線の電位は振幅しなt〜 こ
こで特にビット線BLb2はビット線BLa2. XB
LaZ間のシールド線の役目をはたすた八 ビット線B
La2. XBLa2はおたがいの電位の振幅による雑
音の影響がなくなるため動作マージンが大きくなり、メ
モリセル(図示せず)から読みだされたデータは早くし
かも確実に増幅されも
な抵 本実施例ではビット線を1本おきにペアにセンス
アンプに接続した力(複数本おきにペアをくませても同
様の効果が得られも
第8図は第1図に示したDRAMのメモリセルを半導体
基板上に形成した実施例の上面図であム 第9図は第8
図の実施例をa−a’間で切断した場合の断面図であム
本実施例のメモリセル(ヨp−半導体基板PSUB上
に素子分離領域DOGで囲まれた素子領域を設Cけ、そ
の上に第1、第2のワード線WLI、WB2をゲートと
する2つのN型MOSトランジスタを直列に形成すも
第1のワード線fLIをゲートとするN型MO8トラン
ジスタに1戴 ビット線BLが接続され第2のワード線
WL2をゲートとするN型MOSトランジスタには セ
ルブレー)CPとキャパシタを形成する電荷蓄積部Cが
接続されていa 以上に示した構造1よ 第11図に示
した従来のメモリセルにN型MOSトランジスタを1つ
付は足した形になっている力(第2のワード線WL2が
第1のワード線WLIの上に一部重なっている構造にな
っているた取 第11図に示した従来のメモリセルに対
して面積の増加はそれほど大きくなし〜 また 第2の
ワード線をセルファライン技術を用いて形成することに
より、より面積の増加を避けることができも発明の詳細
な説明したように本発明によれは 高集積化のための微
細化によって誤動作が生ずることを防ぐことかで叡 か
っピーク電流を小さく抑えることが可能となるためDR
AMの設計が容易にでき、その設計期間が短縮できるた
めその実用的効果は大きし℃A circuit that amplifies data (MNI, MN2. MPI, MP2) is controlled by the outputs svc and svs of C, and a circuit that equalizes the bit line pair (MN3. M is controlled by the equalize precharge control signal PEQ).
N4. MN5) Karanati & MNI-MNIO
are N-type MOS transistors MP2-MP3 are P-type MO3
As shown in Figure 6, first WLR and WLC become "H", and the memory cell (not shown) connected to the bit line BL is selected, and the information stored in the memory cell becomes a bit. Next, when WLC becomes "H", the selected sense amplifier control circuit PLO causes the sense amplifier activation signal PSE generated by a timing generator (not shown) to become "H". When the equalize signal PEQ becomes L", the sense amplifier control circuit PLO starts operating. When the sense amplifier control circuit PLO starts operating, the sense amplifier control line svc
, svs go from the precharged state of 1/2 VCC to "H" and "L" respectively, and the sense amplifier SA starts operating to amplify the data read out to the bit line BL. Only the sense amplifiers SA selected by the column decoder CO are activated, which eliminates unnecessary current consumption. Similarly, by using the above configuration, it is possible to select only one memory cell and read data without reading data from unselected memory cells. Since only the selected sense amplifier is operated, there is no wasted power consumption and peak current can be suppressed. Since only the potential of the selected bit line is amplified by the selected sense amplifier, malfunctions due to noise in the potential amplitude of adjacent bit lines are eliminated.
This is an embodiment in which every other book is paired and connected to a sense amplifier. In this embodiment, the sense amplifiers and column decoders are divided into two groups a and b, each of which is connected to the semiconductor memory device shown in FIG. Even if they have the same configuration
Here, if sense amplifier 5Aa2 is selected and operates, bit line BLa2. Only the potential of XBLa2 has an amplitude (\The potential of other bit lines does not have an amplitude.) Here, in particular, the bit line BLb2 is
Eight bit lines B serve as shield lines between LaZ.
La2. XBLa2 has a large operating margin because it eliminates the influence of noise caused by the amplitude of each other's potentials, and data read from memory cells (not shown) can be amplified quickly and reliably. The power of connecting every other pair to the sense amplifier (the same effect can be obtained by connecting every other pair to the sense amplifier) is shown in Figure 8. FIG. 9 is a top view of the embodiment shown in FIG.
This is a cross-sectional view when the embodiment shown in the figure is cut along the line a-a'. On top of that, two N-type MOS transistors with gates of the first and second word lines WLI and WB2 are formed in series.
The N-type MO8 transistor whose gate is the first word line fLI is connected to the bit line BL and whose gate is the second word line WL2. C is connected to the structure 1 shown above.The power is the same as the conventional memory cell shown in FIG. The increase in area is not so large compared to the conventional memory cell shown in Figure 11.The second word line is also connected to the cell line. However, as described in the detailed explanation of the invention, the present invention can prevent malfunctions caused by miniaturization for high integration. Since it is possible to suppress the peak current to a low level, DR
The practical effects are great because AM can be easily designed and the design period can be shortened.
第1図は本発明における一実施例のDRAMのメモリセ
ルの回路@ 第2図は第1図に示したメモリセルの配置
回路図 第3図は第2図に示したメモリセル配置のより
詳細な回路図 第4図は第3図のコラムデコーダの回路
は 第5図は第3図のセンスアンプとセンスアンプ制御
回路の回路医第6図は第5図における回路の動作タイミ
ング医第7図は本発明のDRAMのビット線を1本おき
にペアにしてセンスアンプに接続したブロック文第8図
は第1図に示したメモリセルを半導体基板上に形成した
上面@ 第9図は第8図のa−a’間で切断した場合の
断面@ 第10図は従来のDRAMのメモリセルの回路
図 第11図は従来のDRAMのメモリセルの構造医
第12図は従来のDRAMのメモリセル周辺の回路図で
あム代理人の氏名 弁理士 小鍜治 明 ほか2名I
2 図
: l : : i ::i第
4 図
第5図
第6図
で
第7図
第8図
119 図
″″零チya厘←−→
第1O図
第11図
を勾11即CFig. 1 is a DRAM memory cell circuit according to an embodiment of the present invention @ Fig. 2 is a circuit diagram of the memory cell arrangement shown in Fig. 1 Fig. 3 is a more detailed memory cell arrangement shown in Fig. 2 Figure 4 is the circuit diagram of the column decoder in Figure 3. Figure 5 is the circuit diagram of the sense amplifier and sense amplifier control circuit in Figure 3. Figure 6 is the circuit diagram of the circuit in Figure 5. Figure 7 is the diagram of the operation timing of the circuit in Figure 5. is a block diagram in which every other bit line of the DRAM of the present invention is paired and connected to a sense amplifier. Cross section when cut between a-a' in the figure @ Figure 10 is a circuit diagram of a conventional DRAM memory cell Figure 11 is a structural diagram of a conventional DRAM memory cell
Figure 12 is a circuit diagram around the memory cell of a conventional DRAM. Name of agent: Patent attorney Akira Okaji and two others I
2 Figure: l : : i :: ith
4 Fig. 5 Fig. 6 Fig. 7 Fig. 8 Fig. 119
Claims (6)
御され、かつ直列に接続される第一、第二のMOSトラ
ンジスタと、前記第二のMOSトランジスタのソースに
接続されるキャパシタと、前記第一のMOSトランジス
タのドレインに接続されるビット線とを備えたメモリセ
ルを有することを特徴とする半導体記憶装置。(1) First and second MOS transistors whose gate electrodes are independently controlled by first and second control lines and connected in series, and a capacitor connected to the source of the second MOS transistor. , and a bit line connected to the drain of the first MOS transistor.
に配置され メモリセルアレイとなっており、前記第一
、第二の制御線が直交に配置され前記ビット線は前記第
一もしくは第二の制御線に平行に配置され かつ前記第
一の制御線はロウアドレス、前記第二の制御線はコラム
アドレスによって制御されることを特徴とする半導体記
憶装置。(2) The semiconductor memory device according to claim 1 is arranged in a matrix to form a memory cell array, the first and second control lines are arranged orthogonally, and the bit line is connected to the first or second control line. A semiconductor memory device, wherein the first control line is arranged in parallel to a line, and the first control line is controlled by a row address, and the second control line is controlled by a column address.
スアンプを接続し、かつ前記センスアンプの制御を前記
第二の制御線により行なうことを特徴とする請求項1ま
たは請求項2に記載の半導体記憶装置。(3) A sense amplifier is connected to the bit line pair made up of two bit lines, and the sense amplifier is controlled by the second control line. The semiconductor storage device described above.
ペアを組んで前記ビット線対を構成することを特徴とす
る請求項3に記載の半導体記憶装置。(4) The semiconductor memory device according to claim 3, wherein the bit line pairs are formed by forming pairs of every other or every plurality of bit lines.
を設置け、前記活性領域内には同じ極性を有し、かつ直
列に接続された第一、第二のMOSトランジスタを形成
し、前記第一のMOSトランジスタのドレイン部には配
線が接続されており、また前記第二のMOSトランジス
タのソース部には容量蓄積部が接続されている構造を有
することを特徴とする半導体記憶装置。(5) providing an active region surrounded by an element isolation region on a semiconductor substrate; forming first and second MOS transistors having the same polarity and connected in series in the active region; A semiconductor memory device characterized in that the semiconductor memory device has a structure in which a wiring is connected to a drain portion of the first MOS transistor, and a capacitance storage portion is connected to a source portion of the second MOS transistor.
記第二のMOSトランジスタのゲート電極は異なる配線
層を用い、かつ前記第二のMOSトランジスタのゲート
電極は第一のMOSトランジスタのゲート電極と一部を
重ねて形成されている構造を有することを特徴とする請
求項5に記載の半導体記憶装置。(6) The gate electrode of the first MOS transistor and the gate electrode of the second MOS transistor use different wiring layers, and the gate electrode of the second MOS transistor is the same as the gate electrode of the first MOS transistor. 6. The semiconductor memory device according to claim 5, having a structure in which portions are overlapped.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2288701A JPH04162665A (en) | 1990-10-26 | 1990-10-26 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2288701A JPH04162665A (en) | 1990-10-26 | 1990-10-26 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
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JPH04162665A true JPH04162665A (en) | 1992-06-08 |
Family
ID=17733573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2288701A Pending JPH04162665A (en) | 1990-10-26 | 1990-10-26 | Semiconductor storage device |
Country Status (1)
Country | Link |
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JP (1) | JPH04162665A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-10-26 JP JP2288701A patent/JPH04162665A/en active Pending
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