JPH04160448A - Address conversion system - Google Patents

Abstract

PURPOSE:To improve the hit ratio of TLB by recognizing a page size with the value of a page size control bit and varying part of an address and the number of bits to be compared according to the recognition result. CONSTITUTION:By dynamic address conversion, an instruction address IA is sent from an instruction decoding part 26 to a TLB address register 19 and an operand address OA is sent from an instruction execution part 27 to the register 19. The access address of the TLB 2 is generated by a TLB address selector 16 and a TLB entry 3 is retrieved. Part of a logical address 1 is inputted to a selector 16 from the register 19 and a page size control bit 4' is also inputted from in a control register 18. A comparing means 5a compares the entry 3 with segment table start points 15 and 14 of the register 18 and outputs 1 when a coincidence is obtained. The process of the address conversion is carried out corresponding to the value of the bit 4.

Description

【発明の詳細な説明】 〔概要〕 本発明は、情報処理装置内で行われる、仮想アドレスか
ら実アドレスへの動的アドレス変換方式ハードウェアと
ソフトウェアとの整合性を保ち、実メモリを有効に使用
できる方法により、ページサイズを拡張することを目的
とし、 仮想アドレス空間と実アドレス空間との対応の最小単位
である実ページの、それぞれの仮想アドレス空間ごとに
異なって設定されるページサイズを示すページサイズ制
御ビットを格納する手段と、前記変換メモリによる前記
アドレス変換時に、前記変換メモリのアドレス対のアク
セスに使用するアドレスの一部を、前記ページサイズ制
御ビットの値により変更する手段と、前記ページサイズ
制御ビットの値に応じて、比較対象とするビット数を変
更してアドレス変換を行なう手段とを有することを特徴
とする。[Detailed Description of the Invention] [Summary] The present invention maintains consistency between hardware and software of a dynamic address conversion method from virtual addresses to real addresses performed within an information processing device, and makes real memory effective. The purpose is to expand the page size by any available method, and it indicates the page size that is set differently for each virtual address space of the real page, which is the minimum unit of correspondence between the virtual address space and the real address space. means for storing a page size control bit; and means for changing a part of an address used to access a pair of addresses in the translation memory when converting the address by the translation memory, depending on the value of the page size control bit; The present invention is characterized by comprising means for performing address conversion by changing the number of bits to be compared in accordance with the value of the page size control bit.

〔産業上の利用分野〕[Industrial application field]

本発明は、情報処理装置内で行われる、仮想アドレスか
ら実アドレスへの動的アドレス変換方式近年の情報処理
装置においては、その高速大容量化の要求に伴い、仮想
アドレス空間数と、実メモリ容量が増加の一途をたどっ
ている。The present invention is a dynamic address conversion method from a virtual address to a real address performed in an information processing device.In recent years, information processing devices have been required to increase the speed and capacity of the devices, and the number of virtual address spaces and the real memory Capacity continues to increase.

仮想アドレスから実アドレスへの動的アドレス変換には
、運送メモリによる高速アドレス変換機構（Ｔｒａｎｓ
ｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ、以
下ＴＬＢと称する）に論理ページアドレスと、それに対
応する実ページアドレスとを登録しておき、これらを参
照してアドレス変換を行なう方法が用いられている。こ
の方法を用いることにより、高速なアドレス変換が実現
される。A high-speed address translation mechanism (Trans) using transportation memory is used for dynamic address translation from a virtual address to a real address.
A method is used in which a logical page address and a corresponding real page address are registered in a lookaside buffer (hereinafter referred to as TLB), and address translation is performed by referring to these addresses. By using this method, high-speed address translation is realized.

しかし、前述の通り実メモリの容量の増加とアドレス空
間数の増加に伴い、ＴＬＢによるアドレス変換の成功率
（以下ＴＬＢのヒツト率と称する）が低下している。そ
こで、アドレス空間の増加に対応じて、ＴＬＢのヒツト
率を向上させることができるアドレス変換方法が望まれ
ている。However, as described above, as the capacity of real memory and the number of address spaces increase, the success rate of address translation by the TLB (hereinafter referred to as TLB hit rate) is decreasing. Therefore, there is a need for an address translation method that can improve the TLB hit rate in response to the increase in address space.

〔従来の技術〕[Conventional technology]

第５図は、ＴＬＢによる動的アドレス変換を示している
。第５図において、３１は論理アドレス、３２はＴＬＢ
、３３は実アドレス、３４はＴＬＢエントリである。FIG. 5 shows dynamic address translation by TLB. In FIG. 5, 31 is a logical address, 32 is a TLB
, 33 is a real address, and 34 is a TLB entry.

ＴＬＢによるアドレス変換では、論理アドレス３１内の
論理アドレス部３５などにより、それに対応したＴＬＢ
エントリ３４を読み出す。ＴＬＢエントリ３４内には論
理アドレス部３６と、それに対応とする実アドレス部３
７とがおさめられている。論理アドレス３１の論理アド
レス部３５とＴＬＢエントリ３４の論理アドレス部３６
とを対応させ、この２つが一致した場合に、ＴＬＢエン
トリ３４の実アドレス部３７を出力、論理アドレス３１
のページ内変位３９と組み合わせることにより、実アド
レス３３を得ることができる。In the address conversion using the TLB, the logical address part 35 in the logical address 31 is used to convert the corresponding TLB.
Read entry 34. The TLB entry 34 includes a logical address section 36 and a corresponding real address section 3.
It contains 7. Logical address part 35 of logical address 31 and logical address part 36 of TLB entry 34
If the two match, the real address part 37 of the TLB entry 34 is output, and the logical address 31
By combining with the intra-page displacement 39 of , the real address 33 can be obtained.

以上の要領によりアドレス変換が行われるが、ＴＬＢの
ヒツト率をあげるには、ＴＬＢの容量を増やしてＴＬＢ
エントリ数を増加させれば可能であることが容易に考え
られる。Address translation is performed in the manner described above, but in order to increase the TLB hit rate, increase the TLB capacity and
It is easily possible to do this by increasing the number of entries.

一方、ＴＬＢに望まれている機能は、高速度でのアドレ
ス変換であるため、ＴＬＢは、高速小容量のメモリなど
により構成されている。従って、容量を増大することに
より、ＴＬＢのアクセスタイムが遅くなり、その性能の
低下を招いてしまう。On the other hand, since the desired function of the TLB is high-speed address translation, the TLB is configured with a high-speed, small-capacity memory. Therefore, increasing the capacity slows down the access time of the TLB, leading to a decline in its performance.

また、あるページを実メモリから外部記憶に移した場合
には、そのページに該当するページテーブルを無効化し
、同時にそのページに該当するＴＬＢ内のエントリも無
効化する必要がある。しかし、ＴＬＢの構成が論理アド
レスに関する連想メモリであるために、エントリの無効
化に際しては全てのエントリを読み出す必要がある。従
って、ＴＬＢの容量を増加することは容易ではなく、エ
ントリ数を増加させないでＴＬＢのヒツト率を上げる方
法が必要となる。Furthermore, when a certain page is moved from real memory to external storage, it is necessary to invalidate the page table corresponding to that page and at the same time invalidate the entry in the TLB corresponding to that page. However, since the configuration of the TLB is an associative memory related to logical addresses, it is necessary to read all entries when invalidating an entry. Therefore, it is not easy to increase the capacity of the TLB, and a method is needed to increase the hit rate of the TLB without increasing the number of entries.

そこで、ＴＬＢエントリを増加させることなく、ＴＬＢ
ヒツト率を上げる一つの方法として、ページサイズを変
更する方法が考えられている。Therefore, without increasing TLB entries,
One way to increase the hit rate is to change the page size.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ページサイズを拡張することにより、ＴＬＢ内のエント
リに対応する実メモリ上の領域を増やすことができる。By expanding the page size, the area on the real memory corresponding to the entries in the TLB can be increased.

そのために実質的にＴＬＢ内のエントリを増加させたの
と同等の効果を上げることが可能となる。Therefore, it is possible to achieve an effect substantially equivalent to increasing the number of entries in the TLB.

しかし、この方法を適用するには、以下にあげる点が問
題となる。However, the following problems arise when applying this method.

第一に、あるシステムが稼動しているときに、大きさの
異なる二つ以上のページを設定することができず、ペー
ジサイズを変更する場合には、計算機を一旦停止させる
必要があった。First, when a certain system is running, it is not possible to set two or more pages of different sizes, and when changing the page size, it is necessary to temporarily stop the computer.

第二に、一つのシステムの運用時にはページサイズが固
定となってしまうことである。実メモリの大きさは、そ
の最小単位がハードウェアの構成により決定されてしま
うので、実メモリ上に大きさの異なるるページを配置し
ていくと、その大きさがあわずに何も配置されない空き
空間ができてしまう。これをフラグメンテーションと呼
ぶが、このフラグメンテーションのため、実メモリの使
用率が低下し、効率が悪くなってしまう。Second, the page size is fixed when a single system is operated. The size of real memory is determined by the minimum unit of the hardware configuration, so if pages of different sizes are placed on real memory, the sizes will be the same and nothing will be placed. There will be empty space. This is called fragmentation, and because of this fragmentation, the usage rate of real memory decreases, resulting in poor efficiency.

以上にあげた事実により、ページサイズを変更してのア
ドレス変換を実現することが難しかった。Due to the above-mentioned facts, it was difficult to realize address conversion by changing the page size.

そこで本発明は、ハードウェアとソフトウェアとの整合
性を保ち、実メモリを有効に使用できる方法により、ペ
ージサイズを拡張することを目的とする。Therefore, an object of the present invention is to expand the page size by a method that maintains consistency between hardware and software and allows effective use of real memory.

〔課題を解決するための手段］ 第１図は本発明の原理構成図である。[Means to solve the problem] FIG. 1 is a diagram showing the principle configuration of the present invention.

第１図において、■は論理アドレス、２はＴＬＢ、３は
ＴＬＢエントリ、４はページサイズ制御ビット、５は変
換比較器、６は実アドレス、８．１０はページ内変位で
ある。In FIG. 1, ■ is a logical address, 2 is a TLB, 3 is a TLB entry, 4 is a page size control bit, 5 is a conversion comparator, 6 is a real address, and 8.10 is an intra-page displacement.

第１図において、論理アドレス１の論理アドレス部７に
より、該当するＴＬＢエントリ３を検索、読みだしを行
なう。ＴＬＢエントリ３は、論理アドレス部１１と、実
アドレス部１２、それにページサイズ制御ビット４によ
り構成されている。In FIG. 1, the logical address section 7 of the logical address 1 searches for and reads out the corresponding TLB entry 3. The TLB entry 3 is composed of a logical address section 11, a real address section 12, and a page size control bit 4.

次いで変換比較器５で、論理アドレス１とＴＬＢエント
リ３の論理アドレス部１１とを比較する。Next, the conversion comparator 5 compares the logical address 1 with the logical address part 11 of the TLB entry 3.

二つの論理アドレスが一致した場合には、論理アドレス
１に対応するＴＬＢエントリ３の実アドレス６を出力す
ることにより、アドレス変換を行なう。If the two logical addresses match, address translation is performed by outputting the real address 6 of the TLB entry 3 corresponding to the logical address 1.

このときに、ＴＬＢエントリ３内に格納されているペー
ジサイズ制御ビット４の値により、そのページの大きさ
が規定される。At this time, the value of page size control bit 4 stored in TLB entry 3 defines the size of the page.

変換比較器５は、ページサイズ制御ビット４によりその
動作を制御されている。アドレス変換を行なう時には、
変換比較器５内で論理アドレス１もしくはＴＬＢエント
リ３の一部を、ページサイズ制御ビット４に応じて変更
する。そして、論理アドレス１と、ＴＬＢエントリ３の
論理アドレス部１１との比較時の比較対象とするビット
数を、ページサイズ制御ビット４に応じて変更する。The operation of conversion comparator 5 is controlled by page size control bit 4. When performing address translation,
Within the conversion comparator 5, a part of the logical address 1 or the TLB entry 3 is changed according to the page size control bit 4. Then, the number of bits to be compared when logical address 1 is compared with logical address field 11 of TLB entry 3 is changed according to page size control bit 4.

アドレス変換が行われると、変換比較器５より、実アド
レス６が出力される。When address conversion is performed, a real address 6 is output from the conversion comparator 5.

〔作用〕[Effect]

ページサイズ制御ビット４の値により、そのページサイ
ズを認識し、それに応じてアドレスの一部並びに比較対
象とするビット数を変更することにより、アドレス変換
を行なう。そのために、それぞれのアドレス空間ごとに
、ＴＬＢエントリ３が示す実メモリのページサイズを変
更・設定することが可能となる。従って、プログラムや
データなどのうち、連続性の高い部分を大きなページサ
イズの空間に割りつけることができる。そして、動的ア
ドレス変換に必要となるＴＬＢエントリ３の数を削減す
ることができるようになる。The page size is recognized from the value of page size control bit 4, and address conversion is performed by changing part of the address and the number of bits to be compared accordingly. Therefore, it is possible to change and set the page size of the real memory indicated by the TLB entry 3 for each address space. Therefore, highly continuous parts of programs, data, etc. can be allocated to a space with a large page size. Then, the number of TLB entries 3 required for dynamic address translation can be reduced.

同時に、ソフトウェアの互換性を保つことが可能となる
。At the same time, it becomes possible to maintain software compatibility.

更にＴＬＢエントリ３に対応する実メモリの大きさは、
ハードウェアの構成により定まるメモリの最小単位から
任意に設定することができる。そのために、効率的にペ
ージを配置することができるうになり、主記憶のフラグ
メンテーションがおきることがなくなる。Furthermore, the size of the real memory corresponding to TLB entry 3 is
It can be set arbitrarily from the minimum unit of memory determined by the hardware configuration. This makes it possible to efficiently allocate pages and prevent main memory fragmentation.

〔実施例〕〔Example〕

第２図は、情報処理装置のうち、ＴＬＢによるアドレス
変換に係る部分のシステム構成図である。FIG. 2 is a system configuration diagram of a portion of the information processing apparatus related to address translation by TLB.

第３図は、本実施例に係る各アドレス並びに変換テーブ
ルである。また、第４図は、本発明の一実施例による動
的アドレス変換の様子を示している。FIG. 3 shows each address and a conversion table according to this embodiment. Further, FIG. 4 shows the state of dynamic address translation according to an embodiment of the present invention.

以下第２図〜第４図により、本実施例の説明を行なう。The present embodiment will be explained below with reference to FIGS. 2 to 4.

本実施例による情報処理装置は、そのページサイズを４
ＫＢと１６にＢの二通りに設定することが可能となって
いる。The information processing device according to this embodiment has a page size of 4
It is possible to set it in two ways: KB and 16 B.

第２図の説明を行なう。２１は高速アドレス変換部で、
動的アドレス変換（ＤＡＴ）に関する処理を行なう。２
２はＴＬＢである。２３はバッファ記憶、２５は主記憶
装置である。２６は命令解読部で、バッファ記憶２３へ
の命令取り出し、オペランドの取り出し・格納、命令の
解読などの動作を行なう。２７は命令実行部で、命令解
読部２６により解読された命令に従って、演算処理を実
行する。FIG. 2 will be explained. 21 is a high-speed address conversion unit;
Performs processing related to dynamic address translation (DAT). 2
2 is TLB. 23 is a buffer storage, and 25 is a main storage device. Reference numeral 26 denotes an instruction decoding unit, which performs operations such as fetching instructions into the buffer memory 23, fetching and storing operands, and decoding instructions. An instruction execution unit 27 executes arithmetic processing according to the instructions decoded by the instruction decoding unit 26.

命令解読部２６は高速アドレス変換部２１に対して命令
アドレスＩＡを発する。同様に、命令実行部２７は高速
アドレス変換部２１に対してオペランドアドレスＯＡを
発する。それに従い、高速アドレス変換部２１はＴＬＢ
２２により動的アドレス変換を行ない、変換により得ら
れた実アドレスＲＡをバッファ記憶２３に送る。前記実
アドレスＲＡにより、バッファ記憶２３は主記憶装置２
５に対し読みだし・書き込み要求Ｒ／Ｗを送り、主記憶
装置２５はバッファ記憶２３に対して、前記実アドレス
に対応したデータを送る。バッファ記憶２３は、前記デ
ータに応じて、命令解読部２６に対して命令フェッチデ
ータＩＦＤを送る。命令解読部２６では、命令フェッチ
データＩＦＤを解読し、高速アドレス変換部２１に対し
て命令アドレスＩＡを送る。The instruction decoder 26 issues an instruction address IA to the high-speed address converter 21. Similarly, the instruction execution unit 27 issues an operand address OA to the high-speed address conversion unit 21. Accordingly, the high-speed address translation unit 21 uses the TLB
22 performs dynamic address conversion and sends the real address RA obtained by the conversion to the buffer storage 23. According to the real address RA, the buffer memory 23 is transferred to the main memory 2.
The main storage device 25 sends a read/write request R/W to the main storage device 5, and the main storage device 25 sends data corresponding to the real address to the buffer storage 23. The buffer storage 23 sends instruction fetch data IFD to the instruction decoder 26 according to the data. The instruction decoder 26 decodes the instruction fetch data IFD and sends the instruction address IA to the high-speed address converter 21.

第３図は、アドレス変換に用いられる各アドレス並びに
変換テーブルを示している。FIG. 3 shows each address and a conversion table used for address conversion.

第３図Ａは論理アドレスＬＡであり、ＳＸはセグメント
番号、ＰＸはページ番号で、いずれも論理アドレスであ
る。ＢＸはページ内変位で、実アドレスと等しい。FIG. 3A is a logical address LA, SX is a segment number, and PX is a page number, both of which are logical addresses. BX is the intra-page displacement and is equal to the real address.

第３図Ａ（１）はページサイズが４ＫＢである場合の論
理アドレスである。第３図Ａ（１）においては、セグメ
ント番号ＳＸは００〜１１までの１２ビツトを使用して
いる。同様に、ページ番号ＰＸは１２〜１９の８ビツト
を、ページ内変位ＢＸは２０〜３１までの１２ビツトを
使用している。FIG. 3A(1) shows logical addresses when the page size is 4KB. In FIG. 3A(1), the segment number SX uses 12 bits from 00 to 11. Similarly, the page number PX uses 8 bits from 12 to 19, and the intra-page displacement BX uses 12 bits from 20 to 31.

第３図Ａ（２）はページサイズが１６ＫＢである場合の
論理アドレスである。第３図Ａ（２）において、セグメ
ント番号ＳＸはページサイズが４ＫＢの場合と同しく１
２ビツトを使用している。しかし、ページサイズが大き
くなりページ数が減少しているので、ページ番号ＰＸは
１２〜１７までの６ビントのみを使用している。また、
１ページあたりの大きさが増加するために、ページ内変
位ＢＸは１４ビツトとされる。FIG. 3A(2) shows logical addresses when the page size is 16 KB. In Figure 3 A (2), the segment number SX is 1, which is the same as when the page size is 4KB.
2 bits are used. However, as the page size increases and the number of pages decreases, only 6 bits from 12 to 17 are used for the page number PX. Also,
Since the size per page increases, the intra-page displacement BX is set to 14 bits.

第３図Ｂは制御レジスタ１　（ＣＲＩ）の内部であり、
ＳＴＯはセグメントテーブルの先頭アドレス、ＳＴＬは
セグメントテーブルの長さ、Ｂはページサイズ制御ビッ
トをあられす。ページサイズ制御ビットは、それぞれの
ページサイズに応じてその値が決定される。本実施例の
場合、ページサイズが４ＫＢの場合には“０”、１６Ｋ
Ｂの場合には“１”が設定される。Figure 3B shows the inside of control register 1 (CRI),
STO is the start address of the segment table, STL is the length of the segment table, and B is the page size control bit. The value of the page size control bit is determined according to the size of each page. In the case of this example, if the page size is 4KB, it is “0” and 16K.
In the case of B, "1" is set.

第３図ＣはセグメントテーブルエントリＳＴＥで、ＰＴ
Ｏはページテーブルの先頭アドレス、ＰＴＬはページテ
ーブルの長さをあられしている。Figure 3C shows segment table entry STE and PT
O is the start address of the page table, and PTL is the length of the page table.

第３図りはページテーブルエントリＰＴＥで、ＰＦＲＡ
はページフレーム実アドレスをあらゎす。The third diagram is the page table entry PTE, PFRA
represents the page frame real address.

第３図Ｅ（１）は、ページサイズが４ＫＢの場合の実ア
ドレスＲＡである。また、第３図Ｅ（２）は、ページサ
イズが１６ＫＢの場合の実アドレスＲＡである。FIG. 3E(1) shows the real address RA when the page size is 4KB. Further, FIG. 3E(2) shows the real address RA when the page size is 16 KB.

ここで、ＳＸＲは実セグメント番号、ＰＸＲは実へ’；
番号、ＢＸＲはページ内変位である。実セグメントテー
ブルＳＸＲと、実ページ番号ＰＸＲとをあわせたものを
ページフレーム実アドレスＰＦＲＡと呼ぶ。Here, SXR is the real segment number, PXR is the real segment number;
The number, BXR, is the within-page displacement. The combination of the real segment table SXR and the real page number PXR is called a page frame real address PFRA.

続いて、本実施例の説明を行なう。Next, the present embodiment will be explained.

第４図は、本実施例におけるＴＬＢ検索によりアドレス
変換を行なうシステム、即ち第２図における高速アドレ
ス変換部２１の構成図である。FIG. 4 is a block diagram of the system for performing address translation by TLB search in this embodiment, that is, the high-speed address translation unit 21 in FIG. 2.

第４図において、第１図と同じ部位には、同一の符号を
付している。ただし、５ａ〜５ｃは比較手段、５ｄは選
択手段、５ｅはＯＲ回路、５ｆはＡＮＤ回路である。In FIG. 4, the same parts as in FIG. 1 are given the same reference numerals. However, 5a to 5c are comparison means, 5d is a selection means, 5e is an OR circuit, and 5f is an AND circuit.

またＴＬＢエントリ３において、１３はバリッドビット
、１４はＴＬＢエントリ３内のセグメントテーブル起点
である。１５は制御レジスタ１８内のセグメントチ−プ
ル起点、１６はＴＬＢアドレスセレクタ、１８は制御レ
ジスタである。Further, in TLB entry 3, 13 is a valid bit, and 14 is the starting point of the segment table in TLB entry 3. 15 is a segment triple starting point in the control register 18, 16 is a TLB address selector, and 18 is a control register.

ＴＬＢアクセスレジスタ１９内の論理アドレス１は、セ
グメント番号７ａ、ページ番号７ｂとページ内変位８と
から構成される。同様に、ＴＬＢエントリ３内の論理ア
ドレス部は、セグメント番号１１ａとページ番号１１ｂ
とから、実アドレス部は、実セグメント番号１２ａと実
ページ番号１２ｂとから構成される。Logical address 1 in TLB access register 19 is composed of segment number 7a, page number 7b, and intra-page displacement 8. Similarly, the logical address part in TLB entry 3 includes segment number 11a and page number 11b.
Therefore, the real address part is composed of a real segment number 12a and a real page number 12b.

動的アドレス変換を行なう場合には、まず、ＴＬＢアド
レスレジスタ１９に接続された命令解読部２６から、Ｔ
ＬＢアドレスレジスタ１９に対して命令アドレスＩＡが
送られる。同様に、ＴＬＢアドレスレジスタ１９に接続
された命令実行部２７からＴＡＲ１９に対してオペラン
ドアドレスＯＡが送られる。When performing dynamic address translation, first, the TLB address register 19 is connected to the TLB address register 19.
The instruction address IA is sent to the LB address register 19. Similarly, an operand address OA is sent from the instruction execution unit 27 connected to the TLB address register 19 to the TAR 19.

上記二つのアドレスは論理アドレスで送られて来、ＴＬ
Ｂアドレスレジスタ１９内には、論理アドレス１がセッ
トされる。The above two addresses are sent as logical addresses, and the TL
A logical address 1 is set in the B address register 19.

ＴＬＢ２のアクセスアドレスは、ＴＬＢアドレスセレク
タ１６により作成され、ＴＬＢエントリ３の検索を行な
うために使用される。ＴＬＢアトしスセレクタ１６には
、ＴＬＢアドレスレジスタ１９より論理アドレス１の一
部が、制御レジスタ１８内よりページサイズ制御ビット
（以下Ｂビット）４’が入力される。The access address of TLB2 is created by TLB address selector 16 and used to search for TLB entry 3. The TLB address selector 16 receives a part of the logical address 1 from the TLB address register 19 and a page size control bit (hereinafter referred to as B bit) 4' from the control register 18.

ＴＬＢアクセスアドレスの作成は、以下の要顛により行
われる。Creation of a TLB access address is performed according to the following steps.

ＴＡＳ出力（０：５）　−ＴＡＲ（１２：１７）　　　
　（１）ＴＡＳ出力（６）　　＝ＴＡＲ（１０）・Ｂ十
ＴＡＲ（１Ｂ）・コＢ（２） ＴＡＳ出力（７）　　−ＴＡＲ（１１）・Ｂ十ＴＡＲ（
１９）・コＢ（３） ここで、ＴＡＳ出力とはＴＬＢアドレスセレクタ１６の
出力即ちＴＬＢアクセスアドレス、ＴＡＲ（−）とある
のはＴＬＢアドレスレジスタ１９の内部即ち論理アドレ
スｌで、括弧内は何ビット目であるかを示している。TAS output (0:5) -TAR (12:17)
(1) TAS output (6) = TAR(10)・B×TAR(1B)・KOB(2) TAS output(7) −TAR(11)・B×TAR(
19)・B(3) Here, TAS output is the output of TLB address selector 16, that is, the TLB access address, TAR(-) is the internal, or logical address l of TLB address register 19, and what is in parentheses is Indicates whether it is the bit number.

ＴＬＢアクセスアドレスのビット数はＴＬＢ２の容量に
応じて定められる。本実施例でのＴＬＢ２の大きさは２
５６エントリであり、ＴＬＢアクセスアドレスは８ビツ
ト必要となる。第（１）弐〜第（３）式かられかるよう
に、ＴＬＢアクセスアドレスとして、ＴＬＢアドレスセ
レクタ１６内におさめられた、論理アドレス１のページ
番号７ｂが出力される。The number of bits of the TLB access address is determined according to the capacity of TLB2. The size of TLB2 in this example is 2
There are 56 entries, and the TLB access address requires 8 bits. As can be seen from equations (1)2 to (3), the page number 7b of the logical address 1 stored in the TLB address selector 16 is output as the TLB access address.

また、Ｂビット４の値によって、即ちページサイズが大
きい場合にはビット数が足りないため、セグメント番号
７ａの下位２ビツトが、ＴＬＢアクセスアドレスの下位
２ビツトとして出力される。Depending on the value of B bit 4, that is, when the page size is large, the number of bits is insufficient, so the lower two bits of segment number 7a are output as the lower two bits of the TLB access address.

ＴＬＢエントリ３は、以下のような構成となっている。TLB entry 3 has the following configuration.

１３はバリッドビットで、読みだしたＴＬＢエントリ３
が有効であるかどうかを示している。13 is a valid bit, read TLB entry 3
indicates whether it is valid or not.

ＴＬＢエントリ３が有効である場合には、その値は“′
１″である。１４はセグメントテーブル起点（ＳＴＯＴ
）　、ｌｌａは論理セグメント番号（ＳＸＴ）　、ｌｌ
ｂは論理ページ番号（ＰＸＴ）、４はＢビット、１２ａ
は実セグメント番号（ＲＡ（ＳＸ））、１２ｂは実ペー
ジ番号（ＲＡ　（ＰＸ））である。If TLB entry 3 is valid, its value is "'
1''. 14 is the segment table starting point (STOT
), lla is the logical segment number (SXT), ll
b is logical page number (PXT), 4 is B bit, 12a
is a real segment number (RA (SX)), and 12b is a real page number (RA (PX)).

バリッドビット１３が“１”である場合には、ＴＬＢエ
ントリ３が有効であるので、アドレス変換を行なうこと
ができる。If the valid bit 13 is "1", the TLB entry 3 is valid, so address translation can be performed.

アドレス変換時には、まずＴＬＢアクセスアドレスによ
り読み出されたＴＬＢエントリ３のセグメント番号１１
ａとＴＬＢアドレスレジスタ１９のセグメント番号７ａ
、ＴＬＢエントリ３のページ番号１１ｂとＴＬＢアドレ
スレジスタ１９のページ番号７ｂ、Ｔ、、ＬＢエントリ
３のセグメントテーブル起点１４と制御レジスタ１８内
のセグメントテーブル起点１５とがそれぞれ比較される
。これらの比較は、比較手段５８〜５ｃにおいて行われ
る。During address conversion, first segment number 11 of TLB entry 3 read by the TLB access address.
a and segment number 7a of TLB address register 19
, page number 11b of TLB entry 3 and page number 7b of TLB address register 19, T, , segment table starting point 14 of LB entry 3 and segment table starting point 15 in control register 18 are compared, respectively. These comparisons are performed in comparison means 58-5c.

ＴＬＢヒツトは、以下の論理を満たした場合である。A TLB hit occurs when the following logic is satisfied.

ＴＬＢヒツト＝　ＴＬＢ（ν） ・　（ＴＬＢ（ＳＴＯＴ）　＝ＣＲ１（ＳＴＯ））−（
ＴＬＢ（ＳＸＴ）＝ＴＡＲ（ＳＸ）　　）・　（ＴＬＢ
（１２：１７）　＝ＴＡＲ（１２：１７）　）・　（（
ＴＬＢ（１８：１９）　＝ＴＡＲ（１８：１９）　）＋
　ＴＬＢ　（Ｂ）　）　　（４） ここで、ＣＲＩ　（ＳＴＯ）は制御レジスタ１８のセグ
メントテーブル起点、ＴＬＢ　（Ｂ）は制御しジスタ１
８のページサイズ制御ビット４゛である。TLB hit = TLB (ν) ・ (TLB (STOT) = CR1 (STO)) - (
TLB(SXT)=TAR(SX) )・(TLB
(12:17) = TAR (12:17) )・((
TLB (18:19) = TAR (18:19) )+
TLB (B) ) (4) Here, CRI (STO) is the segment table starting point of the control register 18, and TLB (B) is the control register 1.
8 page size control bits 4'.

第（４）式に従って、ＴＬＢエントリ３のセグメントテ
ーブル起点１５と制御レジスタ１８のセグメントテーブ
ル起点１４との一致性が比較手段５ａによりみられる。According to equation (4), the comparison means 5a determines whether the segment table starting point 15 of the TLB entry 3 matches the segment table starting point 14 of the control register 18.

二つが一致した場合には、比較手段５ａから“′１゛が
出力される。If the two match, "'1" is output from the comparing means 5a.

同様に、ＴＬＢエントリ３のセグメント番号７ａとＴＬ
Ｂアドレスレジスタ１９のセグメント番号１１ａとの一
致性が、比較手段５ｂにより調べられ、−致した場合に
は“′１”が出力される。Similarly, segment number 7a of TLB entry 3 and TL
The comparison means 5b checks whether the segment number 11a of the B address register 19 matches the segment number 11a, and if they match, "'1" is output.

ＴＬＢエントリ３のページ番号７ｂとＴＬＢアドレスレ
ジスタ１９のページ番号１１ｂとの一致性は、布片第４
．第５項に従ってページサイズ制御ビット４の値に応じ
て調べられる。この比較は、比較手段５ｃと、ＯＲ回路
５ｅとにより行われる。ページ番号の比較の論理式が、
第４項と第５項とにわけられているのは、ページサイズ
が４ＫＢの場合と１６ＫＢの場合とでは、ページ番号７
ｂのビット数が異なるために、比較対象とするビット数
を変える必要があるからである。The consistency between page number 7b of TLB entry 3 and page number 11b of TLB address register 19 is
．． It is checked according to the value of page size control bit 4 according to Section 5. This comparison is performed by the comparison means 5c and the OR circuit 5e. The logical expression for page number comparison is
The reason for the 4th and 5th terms is that if the page size is 4KB or 16KB, page number 7
This is because since the number of bits of b is different, it is necessary to change the number of bits to be compared.

第４項により比較されたページ番号上位６ビツトの比較
結果は、比較手段５ＣからＡＮＤ回路５ｆに入力される
（１９Ａ）。一致の場合には、ＩＩ　Ｉ　ＩＩが出力さ
れる。The comparison result of the upper six bits of the page number compared in the fourth term is inputted from the comparing means 5C to the AND circuit 5f (19A). In case of a match, II II II is output.

一方、第５項による比較対象となるページ番号下位２ビ
ツトの比較結果は、比較手段５ＣからＯＲ回路５ｅに入
力される（１９Ｂ）。ＯＲ回路５ｅには、Ｂビット４も
同時に入力される。ページ番号の下位２ビツトが一致し
た場合、あるいはＢビット４が“１″である場合には、
ＯＲ回路５ｅから１”が出力される。On the other hand, the comparison result of the lower two bits of the page number to be compared according to the fifth term is inputted from the comparison means 5C to the OR circuit 5e (19B). B bit 4 is also input to OR circuit 5e at the same time. If the lower two bits of the page numbers match, or if B bit 4 is “1”,
1'' is output from the OR circuit 5e.

比較手段５８〜５Ｃ並びにＯＲ回路５ｅからの出力が“
１”であり、かつ、バリッドピッ目３が“１”の場合に
、ＴＬＢヒツトとなり、ＡＮＤ回路５ｆからＴＬＢヒツ
ト信号がが出力される。The outputs from the comparison means 58 to 5C and the OR circuit 5e are “
1" and valid pitch 3 is "1", it becomes a TLB hit, and a TLB hit signal is output from the AND circuit 5f.

ＴＬＢヒツトの場合には、続いてアドレス変換が行われ
る。アドレス変換により、以下の論理式に従って実アド
レス６が出力される。In the case of a TLB hit, address translation follows. By address conversion, real address 6 is output according to the following logical formula.

ＲＡ（００：１１）　＝ＴＬＢ（ＲＡ（ＳＸ））　　　
　　　　　（５）ＲＡ（１２）　　　＝ＴＬＢ（ＲＡ（
ＰＸ０））　　　　　　　（６）ＲＡ（１７）　　　＝
ＴＬＢ（ＲＡ（ＰＸ５））　　　　　　　　　（７）Ｒ
Ａ（１８）　　＝ＴＬＢ（ＲＡ（ＰＸ６））・コＢ十Ｔ
ＡＲ（ＰＸ６）・Ｂ（８） ＲＡ（１９）　　＝ＴＬＢ（ＲＡ（ＰＸ７））　・コＢ
十ＴＡＲ（ＰＸ７）　・Ｂ　　　　（９）ＲＡ（２０：
３１）＝　　ＴＡＲ（ＢＸ）　　　　　　　　　　　　
　　　　　　　ＧＯ）この式において、ＲＡ　（−）は
実アドレス、ＴＬＢ　（ＲＡ　（ＳＸ））はＴＬＢエン
トリ３の実セグメント番号１２ａ、ＴＬＢ　（ＲＡ　（
ＰＸ））はＴＬＢエントリ３の実ページ番号１２ｂ、Ｔ
ＡＲ（ＰＸ）はＴＬＢアドレスレジスタ１９のページ番
号７ｂ、ＴＡＲ（ＢＸ）はＴＬＢアドレスレジスタ１６
のページ内変移８をそれぞれ示す。RA(00:11) =TLB(RA(SX))
(5) RA(12) =TLB(RA(
PX0)) (6)RA(17) =
TLB(RA(PX5)) (7)R
A(18) =TLB(RA(PX6))・koB0T
AR(PX6)・B(8) RA(19) =TLB(RA(PX7))・CoB
10 TAR (PX7) ・B (9) RA (20:
31) = TAR(BX)
GO) In this formula, RA (-) is the real address, TLB (RA (SX)) is the real segment number 12a of TLB entry 3, TLB (RA (
PX)) is the real page number 12b of TLB entry 3, T
AR (PX) is page number 7b of TLB address register 19, TAR (BX) is TLB address register 16
Intra-page transitions 8 of .

まず、第（５）式により、ＴＬＢ２内の実アドレス番号
１２ａが、実アドレス６の先頭１２ビツトに移し変えら
れる。First, according to equation (5), real address number 12a in TLB2 is transferred to the first 12 bits of real address 6.

ページ変位１０は、第００式に従って、ＴＬＢアドレス
レジスタ１９内のページ変移８が移し変えられる。Page displacement 10 is shifted by page displacement 8 in TLB address register 19 according to equation 00.

実アドレス６のページ番号９ｂは第（６）弐〜第（９）
式に従い、以下のように求められる。ＴＬＢアドレスレ
ジスタ１９内のページ番号７ｂ、ＴＬＢエントリ３内の
実ページ番号１２ｂ、Ｂビット４が選択手段５ｄに入力
され、その値に応じて出力値が決定される。Ｂビット４
が“０”の場合（ページサイズが４ＫＢの場合）には、
第（８）式並びに第（９）式により、ＴＬＢエントリ３
の実ページ番号１２ｂの６，７ビツト目が実アドレスの
ページ番号９ｂとしてそのまま出力される。Ｂビット４
が１”の場合（ページサイズが１６ＫＢの場合）には、
ＴＬＢアドレスレジスタ１９のページ番号７ｂの下位２
ビツトである６、７ビツト目が出力される。Page number 9b of real address 6 is number (6) 2 to number (9)
According to the formula, it is calculated as follows. The page number 7b in the TLB address register 19, the real page number 12b in the TLB entry 3, and the B bit 4 are input to the selection means 5d, and an output value is determined according to the values. B bit 4
If is “0” (page size is 4KB),
By equations (8) and (9), TLB entry 3
The 6th and 7th bits of the real page number 12b are output as they are as the real address page number 9b. B bit 4
is 1” (page size is 16KB),
Lower 2 of page number 7b of TLB address register 19
The 6th and 7th bits are output.

これらの処理を経て、第３図Ｅ（１）並びに第３図Ｅ（
２）に示される実アドレス６が作成され、得られた実ア
ドレス６により、主記憶装置２５への読みだし並びに書
き込み要求が行われる。After these processes, Fig. 3 E (1) and Fig. 3 E (
The real address 6 shown in 2) is created, and read and write requests to the main storage device 25 are made using the obtained real address 6.

ここで、ページサイズが４ＫＢと１６ＫＢのそれぞれの
場合におけるアドレス変換について述べる。Here, address conversion in the case where the page size is 4 KB and 16 KB will be described.

ページサイズが４にＢの場合には、Ｂビット４は“０°
゛が設定される。それに対し、１６ＫＢの場合にはＩＩ
　Ｉ　ＩＩが設定される。アドレス変換は、このＢビッ
ト４の値に従って行われる。If the page size is 4 and B, the B bit 4 is “0°
゛ is set. On the other hand, in the case of 16KB, II
I II is set. Address conversion is performed according to the value of this B bit 4.

ページサイズが４ＫＢの場合には第（１）式から第（３
）弐に従って、ＴＬＢアドレスレジスタ１９の１２〜１
９ビツト目、つまり論理アドレスｌのページ番号７ｂ（
第３図Ａ（１）・ｐｘ）がＴＬＢアクセスアドレスとし
て用いられる。If the page size is 4KB, the equations (1) to (3)
)2, TLB address register 19 12-1
The 9th bit, that is, page number 7b of logical address l (
A(1).px) in FIG. 3 is used as the TLB access address.

一方、ページサイズが１６ＫＢの場合には、第（１）式
に従いＴＬＢアクセスアドレスの先頭６ビツトは、ＴＬ
Ｂアドレスレジスタ１９の１２〜１７ビツト目、つまり
、論理アドレスｌのページ番号７ｂ　（第３図Ａ（２）
・ＰＸ）が用いられる。しかし、これだけではビット数
がページサイズ４ＫＢの場合と合わない。On the other hand, if the page size is 16KB, the first 6 bits of the TLB access address are
The 12th to 17th bits of the B address register 19, that is, the page number 7b of the logical address l (Fig. 3 A (2)
・PX) is used. However, this alone does not match the number of bits when the page size is 4KB.

ＴＬＢアドレスレジスタ１９の１８．１９ビツト目は、
実アドレスであるページ内変位８なので、４ＫＢの場合
と同様に用いる訳にはいかない。そこで、第（２）式並
びに第（３）式に従って、ＴＬＢアドレスレジスタ１９
の１０．１１ビツト目、つまり論理アドレス１のセグメ
ント番号７ａの１０．１１ビット目を使用し、ページ番
号７ｂの後ろにつなげる。The 18th and 19th bits of the TLB address register 19 are
Since the displacement within the page is 8, which is a real address, it cannot be used in the same way as in the case of 4KB. Therefore, according to equations (2) and (3), the TLB address register 19
The 10th and 11th bits of segment number 7a of logical address 1 are used, and are connected to the end of page number 7b.

以上の要領により、ＴＬＢアクセスアドレスが作成され
、ＴＬＢエントリ３が検索される。As described above, a TLB access address is created and TLB entry 3 is searched.

ＴＬＢヒツトは、第（４）式に従って行われる。The TLB hit is performed according to equation (4).

ページサイズが４ＫＢの場合には、Ｂビット４が“０”
なので、第（４）式第５項は、 ＴＬＢ（１８：１９）　＝　ＴＡＲ（１８：１９）が残
る。従って、ＴＬＢエントリ３のページ番号１１ｂと、
ＴＬＢアドレスレジスタ１９のページ番号７ｂとは、８
ビツトが一致した場合にＯＲ回路５ｅから１″が出力さ
れる。If the page size is 4KB, B bit 4 is “0”
Therefore, the fifth term of equation (4) remains: TLB (18:19) = TAR (18:19). Therefore, page number 11b of TLB entry 3,
The page number 7b of the TLB address register 19 is 8.
When the bits match, 1'' is output from the OR circuit 5e.

ページサイズが１６ＫＢの場合には、Ｂビット４が“１
”であるので、第（４）式第５項は、ＴＬＢ　（Ｂ） がｕｌ”となる、従って、ＯＲ回路５ｅから、“１”が
出力されるためには、第（４）式第５項の　−ＴＬＢ（
１８：１９）　＝　ＴＡＲ（１８：１９）を満たす必要
がない。つまり、ＴＬＢエントリ３のページ番号１１ｂ
と、ＴＬＢアドレスレジスタ１９のページ番号７ｂとは
、先頭６ビツトのみの一致が確認されればよく、うしろ
の２ビツトは比較の対象とはされないことになる。If the page size is 16KB, B bit 4 is “1”.
” Therefore, the fifth term of equation (4) indicates that TLB (B) is ul. Therefore, in order for “1” to be output from the OR circuit 5e, the fifth term of equation (4) -TLB(
18:19) = There is no need to satisfy TAR (18:19). In other words, page number 11b of TLB entry 3
and page number 7b of the TLB address register 19, it is sufficient to confirm that only the first 6 bits match, and the latter 2 bits are not compared.

アドレス変換は、第（５）弐〜第００式により行われる
。Address conversion is performed using equations (5) 2 to 00.

ページサイズが４ＫＢの場合には、Ｂビットは“０”で
あるので、第（８）式、第（９）式はそれぞれＴＬＢ　
（ＲＡ　（ＰＸ６）　） ＴＬＢ　（ＲＡ　（ＰＸ７）　） かのこり、実アドレス６の実ページ９ｂとして、ＴＬＢ
エントリ３の実ページ番号１２ｂが出力される。When the page size is 4KB, the B bit is “0”, so equations (8) and (9) are TLB
(RA (PX6)) TLB (RA (PX7)) Then, as real page 9b of real address 6, TLB
The real page number 12b of entry 3 is output.

ページサイズが１６ＫＢの場合には、Ｂビットは“１”
が設定されている。従って、第（８）式、第（９）式に
より、ＴＬＢアドレスレジスタ１９０ページ番号７ｂの
６，７ビツト目が選択される。このページ番号７ｂの６
．７ビツト目は、ページ内変位８の先頭を兼ねているた
め、実アドレス６０ページ内変位１０の先頭２ビツトと
して出力されることになる。If the page size is 16KB, the B bit is “1”
is set. Therefore, the 6th and 7th bits of page number 7b of the TLB address register 190 are selected by equations (8) and (9). This page number 7b-6
．． Since the 7th bit also serves as the beginning of intra-page displacement 8, it is output as the first 2 bits of real address 60, intra-page displacement 10.

以上の通り、アドレス変換に関する処理は、ページサイ
ズ制御ビット（Ｂビット）４の値に応じて行われる。As described above, processing related to address conversion is performed according to the value of the page size control bit (B bit) 4.

ＴＬＢヒツトにミスした場合には、論理アドレス１のセ
グメント番号７ａと、制御レジスタ１８のセグメントテ
ーブル先頭アドレス１５　（第３図Ｂ　−５Ｔｏ）に基
づきセグメントテーブルが検索される。If a TLB hit is missed, the segment table is searched based on the segment number 7a of the logical address 1 and the segment table start address 15 (FIG. 3B-5To) of the control register 18.

そして、第５図ＣのセグメントテーブルエントリＳＴＥ
が読みだされる。And segment table entry STE in Figure 5C
is read out.

次いで、読み出されたセグメントテーブルエントリＳＴ
Ｈのページテーブル先頭アドレス（第３図Ｃ−ＰＴＯ）
を参照し、ページテーブルの検索、第５図りのページテ
ーブルエントリＰＴＥの読みたしが行われる。Then, the read segment table entry ST
H page table start address (Figure 3 C-PTO)
, the page table is searched and the page table entry PTE shown in Figure 5 is read.

読み出されたページテーブルエントリＰＴＥ内のページ
フレーム（第３図Ｄ−ＰＦＲＡ）＝と、論理アドレス１
内のページ内変位８により、実アドレス１２が形成され
、セグメントテーブル起点１４、論理アドレス１１とと
もにＴＬＢ２に登録される。The page frame (D-PFRA in FIG. 3) in the read page table entry PTE and the logical address 1
A real address 12 is formed by the intra-page displacement 8 within, and is registered in the TLB 2 along with the segment table starting point 14 and the logical address 11.

以降のアドレス変換には、このＴＬＢ２の登録内容、即
ちＴＬＢエントリ３によりおこなわれる。Subsequent address translation is performed using the registered contents of TLB2, ie, TLB entry 3.

このＴＬＢ２への実アドレス１２登録時に、ぺ一ジサイ
ズを示すＢビット４を同時に格納することにより、以降
のアドレス変換時にページサイズに応じた変換を行なう
ことが可能となる。By simultaneously storing the B bit 4 indicating the page size when registering the real address 12 in the TLB 2, it becomes possible to perform conversion according to the page size during subsequent address conversion.

尚、本実施例では、ページサイズを４ＫＢと１６にＢの
二種類としたが、Ｂビ、７トのビ、７ト数や定義方法を
変えることにより、他のページサイズや、その種類に対
応することができる。In this example, there are two types of page sizes: 4 KB and 16 B, but by changing the number of B bits, 7 bits, 7 bits, and the definition method, other page sizes and types can be used. can be accommodated.

〔発明の効果〕〔Effect of the invention〕

以上述べてきたように、本発明によれば、ページサイズ
を拡張することが動的に可能であるため、ＴＬＢの容量
を増加させることなくＴＬＢのヒツト率を向上させるこ
とが可能となり、実質的なＴＬＢの容量増大を可能とす
る。更に、ＴＬＢエントリに対応する実メモリの大きさ
を空間ごとに変化させることができるので、実メモリの
フラグメンテ−シランを起こすことなく、情報処理能力
の向上をはかることができる。As described above, according to the present invention, since it is possible to dynamically expand the page size, it is possible to improve the TLB hit rate without increasing the TLB capacity, and this makes it possible to improve the TLB hit rate without increasing the TLB capacity. This makes it possible to increase the capacity of TLB. Furthermore, since the size of the real memory corresponding to the TLB entry can be changed for each space, it is possible to improve the information processing capacity without causing fragmentation of the real memory.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理構成図、第２図は一実施例のＴＬ
Ｂによるアドレス変換に係る部分のシステム構成図、第
３図はアドレス変換に係るアドレス並びに変換テーブル
、第４図は一実施例におけるＴＬＢ検索によるアドレス
変換システム、第５図はＴＬＢによるアドレス変換であ
る。 図において、１は論理アドレス、２はＴＬＢ、３はＴＬ
Ｂエントリ、４はページサイズ制御ビ・ノド、６は実ア
ドレスである。 本発明へ原土里楕仄図 第　１　図 −実売例の千ＬＢＩこよるアドレス変換（（係る部分の
システム構成図 第Ｚ図 ページ゛テーブルニジトリ 第３図　Ｄ （１〕欠−ジサイス′４にＢ （２）公−５リイス″１６にＢ 突アドレス 第３図Ｅ ＴＬＢ４．’よる７ドルス変挟 第５図Fig. 1 is a diagram of the principle configuration of the present invention, and Fig. 2 is a TL diagram of one embodiment.
A system configuration diagram of the part related to address conversion by B, FIG. 3 is an address and conversion table related to address conversion, FIG. 4 is an address conversion system using TLB search in one embodiment, and FIG. 5 is address conversion using TLB. . In the figure, 1 is the logical address, 2 is the TLB, and 3 is the TL.
B entry, 4 is the page size control bit, and 6 is the real address. Figure 1 - Address conversion by 1,000 LBI of actual sales example ((System configuration diagram of the relevant part Figure Z page Table storage Figure 3 D 4 to B (2) Public - 5 Reis'' 16 to B Thrust address Figure 3 E TLB4.' 7 dollar transposition Figure 5

Claims (1)

【特許請求の範囲】 １、仮想アドレス（１）から実アドレス（６）への動的
アドレス変換時に、前記仮想アドレス（１）とそれに対
応する実アドレス（６）とのアドレス対（３）を格納す
る変換メモリ（２）を用い、格納された前記アドレス対
（３）と前記仮想アドレス（１）とを比較することによ
りアドレス変換を行なうアドレス変換装置を有する情報
処理装置において、 仮想アドレス空間と実アドレス空間との対応の最小単位
である実ページの、それぞれの仮想アドレス空間ごとに
異なって設定されるページサイズを示すページサイズ制
御ビット（４）を格納する手段と、 前記変換メモリ（２）による前記アドレス変換時に、前
記変換メモリ（２）のアドレス対（３）のアクセスに使
用するアドレスの一部を、前記ページサイズ制御ビット
（４）の値により変更する手段と、 前記ページサイズ制御ビット（４）の値に応じて、比較
対象とするビット数を変更してアドレス変換を行なう手
段とを有することを特徴とする、アドレス変換方式。 ２、前記変換メモリ（２）によるアドレス変換において
、前記ページサイズ制御ビット（４）は、前記変換メモ
リ（２）のアドレス対（３）内に格納されていることを
特徴とする、請求項１記載のアドレス変換方式。[Claims] 1. At the time of dynamic address conversion from virtual address (1) to real address (6), address pair (3) of the virtual address (1) and the corresponding real address (6) is An information processing device having an address translation device that performs address translation by comparing the stored address pair (3) and the virtual address (1) using a translation memory (2) for storing the virtual address space. means for storing a page size control bit (4) indicating a page size that is set differently for each virtual address space of a real page, which is the minimum unit of correspondence with the real address space; and the translation memory (2). means for changing a part of the address used for accessing the address pair (3) of the translation memory (2) by the value of the page size control bit (4) during the address conversion by the page size control bit; (4) An address conversion method characterized by comprising means for performing address conversion by changing the number of bits to be compared in accordance with the value of (4). 2. In address translation by the translation memory (2), the page size control bit (4) is stored in an address pair (3) of the translation memory (2). Address translation method described.