JPH04159820A - D/a converter - Google Patents
D/a converterInfo
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- JPH04159820A JPH04159820A JP28637690A JP28637690A JPH04159820A JP H04159820 A JPH04159820 A JP H04159820A JP 28637690 A JP28637690 A JP 28637690A JP 28637690 A JP28637690 A JP 28637690A JP H04159820 A JPH04159820 A JP H04159820A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、少ないトランジスタ数で構成したＤＡ変換
器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a DA converter configured with a small number of transistors.
第２図（ａ）は従来のＤＡ変換器を示し、これは３値変
換器の出力とＰＷＭ回路の出力とを切り換えて積分回路
に入力できるものである。また第２図（ｂ）はその３値
変換器の各点の信号波形を示す。図において、１は３値
変換器、２は３値変換器ｌの出力データをラッチするラ
ッチ回路、３は３値変換器１の出力時間を制御するカウ
ンタ、４はオン時に“Ｈ”を出力するためのＰｃｈ ）
ランジスタ、５はオン時に“Ｌ“を出力するためのＮＣ
ｈトランジスタ、６はＰｃｈ ）ランジスタ４のゲート
を制御するＮＡＮＤ回路、７はＮｅｈ）ランジスタ５の
ゲートを制御するＮＯＲ回路、８はカウンタ３の出力を
反転するインバータ回路、９はＰＷＭ回路、ｌＯは３値
変換器１とＰＷＭ回路９の切り換えスイッチ、１１は積
分回路である。なお、１２はカウンタ３の設定された値
に対応した時間である。FIG. 2(a) shows a conventional DA converter, which can switch between the output of a ternary converter and the output of a PWM circuit and input it to an integrating circuit. Further, FIG. 2(b) shows the signal waveform at each point of the ternary converter. In the figure, 1 is a 3-value converter, 2 is a latch circuit that latches the output data of 3-value converter l, 3 is a counter that controls the output time of 3-value converter 1, and 4 outputs "H" when turned on. Pch for
transistor, 5 is NC for outputting "L" when turned on
h transistor, 6 is Pch) NAND circuit that controls the gate of transistor 4, 7 is Neh) NOR circuit that controls the gate of transistor 5, 8 is an inverter circuit that inverts the output of counter 3, 9 is PWM circuit, lO is A changeover switch between the three-value converter 1 and the PWM circuit 9, and 11 are an integrating circuit. Note that 12 is a time corresponding to the set value of the counter 3.
また、第３図は３値変換器の動作原理を説明するための
図であり、図において、１３は積分回路１１の一例とし
て用いたコンデンサ、１４は積分回路１１に供給される
電流の流れを示す。FIG. 3 is a diagram for explaining the operating principle of the three-value converter. In the figure, 13 is a capacitor used as an example of the integrating circuit 11, and 14 is a diagram representing the flow of current supplied to the integrating circuit 11. show.
次に動作について説明する。ラッチ回路２に３値変換器
１が出力すべきデータを入力し、カウンタ３にそのデー
タ出力時間を設定することにより、カウンタ３の出力は
設定時間の間“Ｌ”になり、ラッチ回路２にセットされ
た“Ｈ”または“Ｌ”の値がＰｃｈ ）ランジスタ４お
よびＮｃｈ）ランジスタ５のゲートに入力される。ここ
でラッチ回路２が“Ｈ”の場合はＰｃｈ ）ランジスタ
４がＯＮ状態になり、またラッチ回路２が“Ｌ”の場合
はＮｃｈ）ランジスタ５がＯＮ状態になり、それぞれ３
値変換器１の出力として、積分回路１１に“Ｈ”または
“Ｌ”を供給する。従って、積分回路１１に“Ｈ”また
は“Ｌ”を供給することにより、Ｃ点の電位は昇圧また
は降圧する。Next, the operation will be explained. By inputting the data to be output by the ternary converter 1 to the latch circuit 2 and setting the data output time to the counter 3, the output of the counter 3 becomes "L" for the set time, and the output of the counter 3 becomes "L" for the set time. The set "H" or "L" value is input to the gates of Pch) transistor 4 and Nch) transistor 5. Here, when the latch circuit 2 is "H", the Pch) transistor 4 is turned on, and when the latch circuit 2 is "L", the Nch) transistor 5 is turned on, and each
As the output of the value converter 1, "H" or "L" is supplied to the integrating circuit 11. Therefore, by supplying "H" or "L" to the integrating circuit 11, the potential at point C is increased or decreased.
また、カウンタ３に設定された時間が過ぎると、ウンタ
３の出力は“Ｈ″になり、Ｐｃｈ ）ランジスタ４およ
びＮｃｈ）ランジスタ５はそれぞれ０ＦＦｔ、て、３値
変換器１の出力はハイインピーダンスとなる。この間、
積分回路１１には“Ｈ”も“Ｈ″も供給されないので、
Ｃ点の電位は変化せずにそのままの電位が保持される。Furthermore, when the time set in the counter 3 has passed, the output of the counter 3 becomes "H", the Pch) transistor 4 and the Nch) transistor 5 become 0FFt, and the output of the ternary converter 1 becomes high impedance. Become. During this time,
Since neither "H" nor "H" is supplied to the integrating circuit 11,
The potential at point C remains unchanged and remains unchanged.
従って、ラッチ回路２に、３値変換器１の出力すべき“
Ｈ”または“Ｌ′データと同種類のデータをラッチさせ
、かつカウンタ３に、積分回路１１へ“Ｈ”または“Ｌ
”を供給する時間の値を設定することにより、Ｃ点の出
力電圧を制御することができる。また、スイッチｌＯを
切り換えることにより、ＰＷＭ回路９の出力でＣ点の出
力電圧を制御することができる。Therefore, the latch circuit 2 has the output of the ternary converter 1 "
latches the same type of data as "H" or "L' data, and causes the counter 3 to send "H" or "L" data to the integrating circuit 11.
The output voltage at point C can be controlled by setting the value of the time for supplying ``.In addition, by switching the switch lO, the output voltage at point C can be controlled by the output of the PWM circuit 9. can.
従来のＤＡ変換器は以上のように構成されているので、
専用のカウンタおよびラッチか必要であり、トランジス
タ数が多く必要であり、全体を小型化できないという問
題点があった。Since the conventional DA converter is configured as described above,
It requires a dedicated counter and latch, requires a large number of transistors, and has the problem of not being able to be miniaturized as a whole.
この発明は上記のような問題点を解消するためになされ
たもので、装置を小型化でき、しかも集積回路に内蔵す
る場合、専有面積を小さくてきるＤＡ変換器を得ること
を目的としている。The present invention has been made to solve the above-mentioned problems, and aims to provide a DA converter that can be miniaturized and, when incorporated in an integrated circuit, can occupy a small area.
この発明に係るＤＡ変換器は、ＥＸＮＯＲ回路によりＰ
ＷＭ回路の出力と基準クロックとのデユーティの差を抽
出し、その差の期間は“ハイ”あるいは“ロウ”のいず
れか一方を出力し、その差の期間以外の期間はハイイン
ピーダンス状態となるようにし、かつ本ＤＡ変換器の出
力が“ハイ”であるか“ロウ”であるかをＰＷＭ回路の
出力に応じて決定するように構成したものである。The DA converter according to the present invention has a P
The difference in duty between the output of the WM circuit and the reference clock is extracted, and either "high" or "low" is output during the period of the difference, and the state is high impedance during the period other than the period of the difference. and is configured to determine whether the output of the DA converter is "high" or "low" in accordance with the output of the PWM circuit.
この発明においては、上述のように３値変換器の出力デ
ータおよび出力時間を、ＰＷＭ回路と基準クロックで制
御するので、専用のラッチおよびカウンタが不要になり
、全体としてＤＡ変換器を小型化することができる。In this invention, as described above, the output data and output time of the ternary converter are controlled by the PWM circuit and the reference clock, so a dedicated latch and counter are not required, and the DA converter is miniaturized as a whole. be able to.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図（ａ）はこの発明の一実施例によるＤＡ変換器の
構成を示す。また、第１図（ｂ）はその各点の信号波形
を示す。図において、１−１１は従来構成におけるもの
と同等のものである。２１はＰＷＭ回路９の出力と同周
期でデユーティ５０％の基準クロックを入力する入力端
子、２２はＰＷＭ回路９の出力と基準クロック入力端子
２１を入力とするＥＸＮＯＲ回路、２３はＰＷＭ回路９
の出力の周期および基準クロック入力端子２１に入力さ
れる基準クロックの周期、２４はＰＷＭ回路９の出力の
デユーティ、２５は基準クロックのデユーティ、２６は
３値ＤＡ変換器ｌの出力時間を示す。FIG. 1(a) shows the configuration of a DA converter according to an embodiment of the present invention. Further, FIG. 1(b) shows the signal waveform at each point. In the figure, 1-11 is equivalent to that in the conventional configuration. 21 is an input terminal for inputting a reference clock with the same cycle and a duty of 50% as the output of the PWM circuit 9; 22 is an EXNOR circuit that receives the output of the PWM circuit 9 and the reference clock input terminal 21; and 23 is an input terminal for the PWM circuit 9.
24 shows the duty of the output of the PWM circuit 9, 25 shows the duty of the reference clock, and 26 shows the output time of the ternary DA converter l.
次に動作について説明する。本実施例では切り換えスイ
ッチＩＯにより、ＰＷＭ回路９の出力あるいは３値変換
器ｌの出力を選択して本ＤＡ変換器の出力データとする
ことかできる。Next, the operation will be explained. In this embodiment, the output of the PWM circuit 9 or the output of the ternary converter l can be selected by the changeover switch IO to be used as the output data of the DA converter.
まず、スイッチｌＯを切り換えることによりＰＷＭ回路
９を選択した場合、ＰＷＭ回路９の出力でＣ点の出力電
圧を制御することができる。First, when the PWM circuit 9 is selected by switching the switch IO, the output voltage at point C can be controlled by the output of the PWM circuit 9.
次に、上記スイッチｌＯにより３値変換器１を選択した
場合について説明する。該変換器ｌは上記ＰＷＭ回路９
の出力どＥＸＮＯＲ回路２２の出力とを入力として有し
ている。また上記ＥＸＮＯＲ回路２２は上記ＰＷＭ回路
９と、該回路９の出力と同周期かつ所定のデユーティの
基準クロックとの差を抽出するものである。さらに上記
ＥＸＮＯＲ回路２２はＢ点において出力が“Ｌ”であれ
ば、上記ＰＷＭ回路９の出力の大きさによって３値変換
器Ｉの“Ｈ”、“Ｌ”が制御でき、同じくＢ点において
出力を“Ｈ”とすることにより上記変換器ｌがハイイン
ピーダンスを出力することになる。Next, a case will be described in which the ternary converter 1 is selected by the switch IO. The converter l is the PWM circuit 9
The output of the EXNOR circuit 22 and the output of the EXNOR circuit 22 are input. The EXNOR circuit 22 extracts the difference between the PWM circuit 9 and a reference clock having the same cycle and a predetermined duty as the output of the PWM circuit 9. Furthermore, if the output of the EXNOR circuit 22 is "L" at point B, the "H" and "L" levels of the ternary converter I can be controlled by the magnitude of the output of the PWM circuit 9, and the output is also output at point B. By setting the voltage to "H", the converter 1 outputs a high impedance.
このように３値変換器１その出力か制御でき、ひいては
０点の電圧を制御できる。In this way, the output of the ternary converter 1 can be controlled, and the voltage at the 0 point can also be controlled.
ここで３値変換器ｌが“Ｈ”、“Ｌ”を出力する過程を
説明する。Here, the process by which the ternary converter l outputs "H" and "L" will be explained.
まず、ＰＷＭ回路９の出力のデユーティ２４を５０％よ
り小さくすると、
周期２３×（基準クロックのデユーティ２５−ＰＷＭ回
路９の出力のデユーティ２４）＝３値変換器１の出力時
間２６
の間だけ、３値変換器ｌの出力は“Ｌ”になる。First, when the duty 24 of the output of the PWM circuit 9 is made smaller than 50%, only during the period 23 x (duty 25 of the reference clock - duty 24 of the output of the PWM circuit 9) = output time 26 of the ternary converter 1, The output of the ternary converter l becomes "L".
ＰＷＭ回路９の出力のデユーティ２４を５０％より大き
くすると、
周期２３Ｘ（ＰＷＭ回路９の出力のデユーティ２４−基
準クロックのデユーティ２５）＝３値変換器１の出力時
間２６
の間だけ、３値変換器ｌの出力は“Ｉ］”になる。When the duty 24 of the output of the PWM circuit 9 is made larger than 50%, 3-value conversion is performed only during the period 23X (duty 24 of the output of the PWM circuit 9 - duty 25 of the reference clock) = output time 26 of the 3-value converter 1 The output of device l becomes “I]”.
従って、従来例と同様に第３図および第１図（ｂ）を用
いて説明すると、ＥＸＮＯＲ回路２２の出力が“Ｌ“の
場合において、ＰＷＭ回路９の出力のデユーティ２４を
５０％より大きくする場合はＰＷＭ回路９の出力が“Ｈ
”となりＰｃｈｂランジスタ４がＯＮ状態になる。また
ＰＷＭ回路９の出力のデユーティ２４を５０％より小さ
くする場合はＰＷＭ回路９の出力が“Ｌ”となりＮｃｈ
）−ランジスタ５がＯＮ状態になる。ゆえに、それぞれ
３値変換器１の出力として、積分回路１１に“Ｈ”また
は“Ｌ″を供給する。積分回路１１に“Ｈ”または”Ｌ
“を供給することにより、０点の電位は昇圧または降圧
する。Therefore, as in the conventional example, when the output of the EXNOR circuit 22 is "L", the duty 24 of the output of the PWM circuit 9 is made larger than 50%. In this case, the output of the PWM circuit 9 is “H”.
”, and the Pchb transistor 4 turns on. Also, when the duty 24 of the output of the PWM circuit 9 is made smaller than 50%, the output of the PWM circuit 9 becomes “L” and the Nch
) - The transistor 5 is turned on. Therefore, "H" or "L" is supplied to the integrating circuit 11 as the output of the ternary converter 1, respectively. “H” or “L” to the integration circuit 11
By supplying ", the potential at the 0 point is increased or decreased.
ＰＷＭ回路９の出力のデユーティ２４か５０％の時は、
３値変換器１の出力時間２６は「０」になり、３値変換
器ｌの出力はない。When the output duty of the PWM circuit 9 is 24 or 50%,
The output time 26 of the ternary converter 1 becomes "0", and there is no output from the ternary converter l.
上記以外の時間の３値変換器１の出力はハイインピーダ
ンスとなるため、Ｐｃｈ ｈランラスタ４およびＮｅｈ
）ランジスタ５はそれぞれＯＦＦすることとなり、この
間、積分回路１１には“Ｈ”も”■７″も供給されない
ので、０点の電位は変化せずにそのままの電位が保持さ
れる。Since the output of the ternary converter 1 at times other than the above becomes high impedance, Pch h run raster 4 and Neh
) The transistors 5 are each turned off, and during this time neither "H" nor "■7" is supplied to the integrating circuit 11, so the potential at the 0 point does not change and is maintained as it is.
このように本実施例では、ＥＸＮＯＲ回路２２によりＰ
ＷＭ回路９の出力と基準クロックとのデユーティの差を
抽出し、その差の期間は“Ｈ”あるいは“Ｌ”のいずれ
か一方を出力し、その差の期間以外の期間はハイインピ
ーダンス状態となるようにし、かつ本ＤＡ変換器の出力
が“）−Ｉ”であるか“１７“であるかをＰＷＭ回路９
の出力に応じて決定するように構成したので、３値変換
器１の出力データおよび出力時間を、ＰＷＭ回路９と基
準クロックで制御することができ、専用のラッチおよび
カウンタが不要となり、装置を小型化でき、集積回路に
内蔵する場合は専有面積を小さくすることができる。In this way, in this embodiment, the EXNOR circuit 22
The difference in duty between the output of the WM circuit 9 and the reference clock is extracted, and either "H" or "L" is output during the period of the difference, and the state is high impedance during the period other than the period of the difference. The PWM circuit 9 determines whether the output of this DA converter is ")-I" or "17".
Since it is configured to be determined according to the output of the ternary converter 1, the output data and output time of the ternary converter 1 can be controlled by the PWM circuit 9 and the reference clock, eliminating the need for a dedicated latch and counter, and making the device It can be miniaturized, and when built into an integrated circuit, the area occupied can be reduced.
以上のように、この発明に係るＤＡ変換器によれば、Ｅ
ＸＮＯＲ回路によりＰＷＭ回路の出力と基準クロックと
のデユーティの差を抽出し、その差の期間は“ハイ”あ
るいは“ロウ”のいずれか一方を出力し、その差の期間
以外の期間はハイインピーダンス状態となるようにし、
かつ本ＤＡ変換器の出力が“ハイ”であるか“ロウ”で
あるかをＰＷＭ回路の出力に応じて決定するように構成
したので、３値変換器の出力データおよび出力時間を、
ＰＷＭ回路と基準クロックで制御することができ、専用
のラッチおよびカウンタが不要となり、装置を小型化で
き、集積回路に内蔵する場合は専有面積を小さくできる
という効果がある。As described above, according to the DA converter according to the present invention, E
The XNOR circuit extracts the difference in duty between the output of the PWM circuit and the reference clock, and outputs either "high" or "low" during the period of the difference, and is in a high impedance state during the period other than the period of the difference. so that
In addition, since it is configured to determine whether the output of this DA converter is "high" or "low" according to the output of the PWM circuit, the output data and output time of the ternary converter are
It can be controlled using a PWM circuit and a reference clock, eliminates the need for a dedicated latch and counter, allows the device to be miniaturized, and has the advantage of reducing the area occupied when built into an integrated circuit.
第１図（ａ）はこの発明の一実施例による構成を示す構
成図、第１図（ｂ）はこの発明の一実施例による動作を
示すタイミングチャート図、第２図（ａ）は従来例によ
る構成を示す構成図、第２図（ｂ）は従来例による動作
を示すタイミングチャート図、第３図は３値変換器の動
作原理を示す説明図である。
図において、１は３値変換器、２はラッチ回路、３はカ
ウンタ、４はＰｃｈ ）ランジスタ、５はＮｃｈ）ラン
ジスタ、６はＮＡＮＤ回路、７はＮＯＲ回路、８はイン
バータ回路、９はＰＷＭ回路、ｌＯはスイッチ、１１は
積分回路、１２はカウンタ３に設定された値に対応する
時間、１３はコンデンサ、１４は積分回路１１に供給さ
れる電流の流れ、２１は基準クロック入力端子、２２は
ＥＸＮＯＲ回路、２３は周期、２４はＰＷＭ回路９の出
力のデユーティ、２５は基準クロックのデユーティ、２
６は３値変換器ｌの出力時間である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1(a) is a configuration diagram showing a configuration according to an embodiment of the present invention, FIG. 1(b) is a timing chart diagram showing an operation according to an embodiment of the present invention, and FIG. 2(a) is a conventional example. FIG. 2(b) is a timing chart showing the operation of the conventional example, and FIG. 3 is an explanatory diagram showing the operating principle of the ternary converter. In the figure, 1 is a three-value converter, 2 is a latch circuit, 3 is a counter, 4 is a Pch) transistor, 5 is an Nch) transistor, 6 is a NAND circuit, 7 is a NOR circuit, 8 is an inverter circuit, and 9 is a PWM circuit , lO is a switch, 11 is an integrating circuit, 12 is a time corresponding to the value set in the counter 3, 13 is a capacitor, 14 is a current flow supplied to the integrating circuit 11, 21 is a reference clock input terminal, and 22 is a reference clock input terminal. EXNOR circuit, 23 is the period, 24 is the duty of the output of the PWM circuit 9, 25 is the duty of the reference clock, 2
6 is the output time of the ternary converter l. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
つ所定デューティの基準クロックとの差を抽出する排他
的論理和回路と、 上記ＰＷＭ回路の出力を入力しその出力に“ハイ”、“
ロウ”のいずれを出力するかを制御するための第１の入
力端子と、上記排他的論理和回路の出力を入力しその出
力をハイインピーダンス状態にするか否かを制御するた
めの第２の入力端子とを有する３値変換器と、 該３値変換器の出力を積分することにより、ディジタル
信号からアナログ信号へ変換する積分回路とを備えたこ
とを特徴とするＤＡ変換器。(1) A DA converter includes a PWM circuit that performs pulse width modulation, and an exclusive OR circuit that extracts the difference between the output of the PWM circuit and a reference clock that has the same period and predetermined duty as the output of the PWM circuit. , input the output of the above PWM circuit and output "high", "
a first input terminal for controlling which one of the "low" signals is output, and a second input terminal for inputting the output of the exclusive OR circuit and controlling whether or not to put the output in a high impedance state. 1. A DA converter comprising: a ternary converter having an input terminal; and an integrating circuit that converts a digital signal into an analog signal by integrating an output of the ternary converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286376A JPH0828665B2 (en) | 1990-10-23 | 1990-10-23 | DA converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286376A JPH0828665B2 (en) | 1990-10-23 | 1990-10-23 | DA converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159820A true JPH04159820A (en) | 1992-06-03 |
| JPH0828665B2 JPH0828665B2 (en) | 1996-03-21 |
Family
ID=17703594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286376A Expired - Lifetime JPH0828665B2 (en) | 1990-10-23 | 1990-10-23 | DA converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828665B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123058A (en) * | 1977-04-01 | 1978-10-27 | Fuji Electric Co Ltd | Digital-to-anolog converter of insulation type |
-
1990
- 1990-10-23 JP JP2286376A patent/JPH0828665B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123058A (en) * | 1977-04-01 | 1978-10-27 | Fuji Electric Co Ltd | Digital-to-anolog converter of insulation type |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828665B2 (en) | 1996-03-21 |
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