JPH04159725A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に改良され
たセルファラインコンタクトを有するＭＯ３半導体装置
の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing an MO3 semiconductor device having an improved self-line contact.
第２図（ａ）〜（ｆ）は従来例を説明するための工程順
に示す半導体チップの断面図である。FIGS. 2(a) to 2(f) are cross-sectional views of a semiconductor chip shown in order of steps to explain a conventional example.
まず、第２図（ａ）に示すように、公知の半導体装置の
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ｎｍ、第１
の酸化シリコン膜１３を厚さ１１００ｎ、それぞれＣＶ
Ｄ法で成長する。First, as shown in FIG. 2(a), a field oxide film 2 and a gate oxide film 3 are formed on a P-type semiconductor substrate 1 by a known semiconductor device manufacturing method, and then a gate electrode 4, which will become a gate electrode 4, is formed on a P-type semiconductor substrate 1. A polysilicon film 10 is formed with a thickness of 300 nm.
silicon oxide film 13 with a thickness of 1100 nm, each CV
Grow with method D.
次に、第２図（ｂ）に示すように、通常のフォトレジス
トを使用したりソグラフィ技術を利用し、第１の酸化シ
リコン膜１３、ゲートポリシリコン膜１０を順次ＲＩＥ
法でパターニングし、それをマスクとして、Ａｓ（ヒ素
）をイオン打ち込みにより導入し、Ｎ型拡散層６を形成
する。Next, as shown in FIG. 2(b), the first silicon oxide film 13 and the gate polysilicon film 10 are sequentially coated by RIE using an ordinary photoresist or lithography technique.
Using this as a mask, As (arsenic) is introduced by ion implantation to form an N-type diffusion layer 6.
続いて、第２図（ｃ）に示ずように、第１の酸化シリコ
ン膜１３、ゲート電極４をマスクに、ゲート酸化膜３を
除去したのち（この除去工程は必ずしも必要ではない）
、基板表面にＣＶＤ法により第２の酸化シリコン膜］４
を厚さ１１００ｎ堆積し、次に、第２図（ｄ）に示すよ
うに、エッチバック法により、ゲート電極の側壁に第２
の酸化シリコン膜１４を残す。Subsequently, as shown in FIG. 2(c), the gate oxide film 3 is removed using the first silicon oxide film 13 and the gate electrode 4 as masks (this removal step is not always necessary).
, a second silicon oxide film is formed on the substrate surface by CVD method]4
Then, as shown in FIG. 2(d), a second layer is deposited on the side wall of the gate electrode by an etch-back method, as shown in FIG. 2(d).
The silicon oxide film 14 is left.
次に、第２図（ｅ）に示すように、眉間絶縁膜８として
、酸化シリコン膜を通常のＣＶＤ法により、厚さ］、５
０ｎｍ堆積し、フォＩ・レジスト膜１１を被着し、通常
の露光技術により、コンタクト孔１２となる部分を開孔
する。Next, as shown in FIG. 2(e), a silicon oxide film is deposited as the glabella insulating film 8 to a thickness of ], 5
A photoresist film 11 is deposited to a thickness of 0 nm, and a portion that will become a contact hole 12 is opened using a normal exposure technique.
この後、第２図（ｆ＞に示すように、ＲＩＥ法又はバッ
フアートフッ酸によるウェットエッチにより、層間絶縁
膜８をエツチングし、コンタクト孔を開孔する。ついで
、配線層９を通常の配線形成プロセスにより形成して、
セルファラインコンタクトを得る。Thereafter, as shown in FIG. 2 (f>), the interlayer insulating film 8 is etched by RIE or wet etching using buffered hydrofluoric acid to form a contact hole. formed by a forming process;
Get a selfie line contact.
〔発明が解決しようとする課題〕
上述した従来の半導体装置の製造方法では、ゲート電極
を被覆している絶縁膜と、眉間絶縁膜がともに酸化シリ
コン膜となっているので、セルファラインコンタクトを
開孔するときに、眉間絶縁膜のみを選択的にエツチング
することができず、オーバーエッチをすると、ゲート電
極上の絶縁膜がなくなってしまい、プロセスマージンが
小さいという欠点がある。[Problems to be Solved by the Invention] In the conventional semiconductor device manufacturing method described above, the insulating film covering the gate electrode and the glabellar insulating film are both silicon oxide films, so it is difficult to open a self-line contact. When forming holes, it is not possible to selectively etch only the glabella insulating film, and if over-etching is performed, the insulating film on the gate electrode will disappear, resulting in a small process margin.
また、上記欠点を解決するするために、あらかじめコン
タクトを開孔するエツチング工程でのオーバーエッチを
見込んで、ゲート電極上の酸化シリコン膜を十分に厚く
（通常２００〜３００ ｎｍ）堆積しておく方法が考え
られているが、これは、デバイスの平坦性を著しくそこ
なうという欠点がある。In addition, in order to solve the above-mentioned drawbacks, there is a method in which the silicon oxide film is deposited sufficiently thickly (usually 200 to 300 nm) on the gate electrode, taking into account over-etching in the etching process for forming the contact hole in advance. However, this method has the disadvantage of significantly impairing the flatness of the device.
本発明の半導体装置の製造方法は、半導体基板の所定領
域上にゲート絶縁膜を介して導電膜及び第１の窒化シリ
コン膜を堆積したのち整形することにより表面を前記第
１の窒化シリコン膜で覆われたゲート電極を形成する工
程と、前記ゲート電極をマスクとしてイオン注入を行な
いソース領域及びドレイン領域を形成する工程と、第２
の窒化シリコン膜を堆積したのちエッチバックを行ない
前記ゲート電極の側壁に残す工程と、酸化シリコンから
なる眉間絶縁膜を堆積する工程と、前記層間絶縁膜を選
択的にエツチングして前記ソース領域又はトレイン領域
部にコンタクト孔を形成する工程とを有するというもの
である。The method for manufacturing a semiconductor device of the present invention includes depositing a conductive film and a first silicon nitride film on a predetermined region of a semiconductor substrate via a gate insulating film, and then shaping the surface of the semiconductor substrate with the first silicon nitride film. a step of forming a covered gate electrode; a step of performing ion implantation using the gate electrode as a mask to form a source region and a drain region;
a step of depositing a silicon nitride film and etching it back to leave it on the side wall of the gate electrode; a step of depositing a glabella insulating film made of silicon oxide; and a step of selectively etching the interlayer insulating film to form the source region or The method also includes a step of forming a contact hole in the train region.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図である。FIGS. 1(a) to 1(f) are cross-sectional views of a semiconductor chip shown in order of steps for explaining an embodiment of the present invention.
まず、第１図（ａ）に示すように、公知の半導体装置の
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ ｎｍ、第
１のシリコン膜５を厚さ１１００ｎ、それぞれＣＶＤ法
で成長する。First, as shown in FIG. 1(a), a field oxide film 2 and a gate oxide film 3 are formed on a P-type semiconductor substrate 1 by a known semiconductor device manufacturing method. The polysilicon film 10 is grown to a thickness of 300 nm, and the first silicon film 5 is grown to a thickness of 1100 nm by CVD.
次に、第１図（ｂ）に示すように、通常のフォトレジス
トを使用したりソグラフィ技術を利用し、第１の窒化シ
リコン膜５、ゲートポリシリコン膜１０を順次ＲＩＥ法
でパターニングし、それをマスクとして、Ａｓ（ヒ素）
をイオン打ち込みにより導入し、Ｎ型拡散層６を形成す
る。Next, as shown in FIG. 1(b), the first silicon nitride film 5 and gate polysilicon film 10 are sequentially patterned by RIE using an ordinary photoresist or lithography technique. As a mask, As (arsenic)
is introduced by ion implantation to form an N-type diffusion layer 6.
続いて、第１図（ｃ）に示すように、第１の窒化シリコ
ン膜５、ゲート電極４をマスクに、ゲート酸化膜３を除
去したのち（この除去工程は必ずしも必要ではない）、
基板表面にＣＶＤ法により第２の窒化シリコン膜７を厚
さ１１００ｎ堆積し、次に、第１図（ｄ）に示すように
、エッチバック法により、ゲート電極４の側壁に第２の
窒化シリコン膜７を残す。Subsequently, as shown in FIG. 1(c), the gate oxide film 3 is removed using the first silicon nitride film 5 and the gate electrode 4 as masks (this removal step is not always necessary).
A second silicon nitride film 7 is deposited to a thickness of 1100 nm on the substrate surface by CVD, and then, as shown in FIG. Membrane 7 is left behind.
次に、第１図（ｅ）に示すように、眉間絶縁膜８として
、酸化シリコン膜を通常のＣＶＤ法により、厚さ１５０
ｎｍ堆積し、フォトレジスト膜１１を被着し、通常の露
光技術により、コンタクト孔１２となる部分を開孔する
。この後、第１図（ｆ）に示ずように、バッフアートフ
ッ酸によるウェットエッチにより、眉間絶縁膜８をエツ
チングし、コンタクト孔を開孔する。ついで、配線層９
を通常の配線形成プロセスにより形成する。Next, as shown in FIG. 1(e), a silicon oxide film is deposited to a thickness of 150 mm as the glabellar insulating film 8 by the usual CVD method.
A photoresist film 11 is deposited, and a portion that will become a contact hole 12 is opened using a normal exposure technique. Thereafter, as shown in FIG. 1(f), the glabellar insulating film 8 is etched by wet etching using buffered hydrofluoric acid to form a contact hole. Next, wiring layer 9
is formed by a normal wiring formation process.
ここでは、層間絶縁膜８である酸化シリコン膜をバッフ
アートフッ酸でエツチングしているが、酸化シリコン膜
と、窒化シリコン膜とのエツチング選択比がとれるもの
であれば、エツチングの手段、方法はどのようなもので
もよいのは自明である。このようにして、Ｓｉからなる
Ｐ型半導体基板１」二に形成されたフィールド酸化１１
２、ゲート酸化膜３を介して形成されたゲート電極４を
有し、ゲート電極４の上部は第１の窒化シリコン膜５で
、側壁は第２の窒化シリコン膜７でそれぞれ被覆されて
おり、酸化シリコンからなる眉間絶縁膜８にグー１〜電
極４とセルファラインに開孔されたコンタクト孔を介し
て、ソース領域又はドレイン領域のＮ型拡散層６と接続
されている配線層９とで構成されたＭＯ８半導体装置が
作られる。Here, the silicon oxide film that is the interlayer insulating film 8 is etched with buffered hydrofluoric acid, but any etching means or method can be used as long as the etching selectivity between the silicon oxide film and the silicon nitride film can be maintained. It is obvious that it can be anything. In this way, field oxide 11 is formed on the P-type semiconductor substrate 1'2 made of Si.
2. It has a gate electrode 4 formed through a gate oxide film 3, the upper part of the gate electrode 4 is covered with a first silicon nitride film 5, and the sidewalls are covered with a second silicon nitride film 7, It is composed of a wiring layer 9 connected to an N-type diffusion layer 6 in a source region or a drain region through a contact hole opened in a glabellar insulating film 8 made of silicon oxide and a contact hole opened in the goo 1 to electrode 4 and self-line. A MO8 semiconductor device is manufactured.
以上説明したように本発明によれば、ゲート電極を被覆
している絶縁膜を窒化シリコン膜で形成し、層間絶縁膜
を酸化シリコン膜で形成することにより、セルファライ
ンコンタクトを開孔エツチングするときに、窒化シリコ
ン膜と酸化シリコン膜のエツチング選択比を利用して、
窒化シリコン膜でエツチングが止めることができるので
マージンフリーのプロセスを構築することができる。As explained above, according to the present invention, the insulating film covering the gate electrode is formed of a silicon nitride film, and the interlayer insulating film is formed of a silicon oxide film, so that when a self-line contact is formed by hole etching, By using the etching selectivity of silicon nitride film and silicon oxide film,
Since etching can be stopped by the silicon nitride film, a margin-free process can be constructed.
さらに、従来例の様にプロセスマージンを見込んでゲー
ト電極上の絶縁膜をあらかじめ厚く堆積する必要もない
ので、デバイスの平坦化にも有効である。Furthermore, unlike the conventional example, there is no need to deposit a thick insulating film on the gate electrode in advance in consideration of the process margin, so it is effective for flattening the device.
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための工程順に示す縦断面図、第２図（ａ）〜（ｆ＞は
従来例を説明するための工程順に示す縦断面図である。
１・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
第１の窒化シリコン膜、６・・・Ｎ型拡散層、７・・・
第２の窒化シリコン膜、８・・・層間絶縁膜、９・・・
配線層、１０・・・ゲーＩ−ポリシリコン膜、１１・・
・フォトレジスト膜、１２・・・コンタクト孔、１３・
・・第１の酸化シリコン膜、１４・・・第２の酸化シリ
コン膜。FIGS. 1(a) to (f) are longitudinal cross-sectional views showing the steps in order to explain an embodiment of the present invention, and FIGS. 2(a) to (f> show the steps in order to explain the conventional example. 1 is a vertical cross-sectional view showing: 1... P-type semiconductor substrate, 2... Field oxide film,
3... Gate oxide film, 4... Gate electrode, 5...
First silicon nitride film, 6... N-type diffusion layer, 7...
Second silicon nitride film, 8... Interlayer insulating film, 9...
Wiring layer, 10...GaI-polysilicon film, 11...
・Photoresist film, 12... Contact hole, 13.
...first silicon oxide film, 14...second silicon oxide film.
Claims (1)
及び第１の窒化シリコン膜を堆積したのち整形すること
により表面を前記第１の窒化シリコン膜で覆われたゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
てイオン注入を行ないソース領域及びドレイン領域を形
成する工程と、第２の窒化シリコン膜を堆積したのちエ
ッチバックを行ない前記ゲート電極の側壁に残す工程と
、酸化シリコンからなる層間絶縁膜を堆積する工程と、
前記層間絶縁膜を選択的にエッチングして前記ソース領
域又はドレイン領域部にコンタクト孔を形成する工程と
を有することを特徴とする半導体装置の製造方法。forming a gate electrode whose surface is covered with the first silicon nitride film by depositing a conductive film and a first silicon nitride film on a predetermined region of a semiconductor substrate via a gate insulating film, and then shaping the film; , a step of performing ion implantation using the gate electrode as a mask to form a source region and a drain region; a step of depositing a second silicon nitride film and then etching it back to leave it on the side wall of the gate electrode; a step of depositing an interlayer insulating film;
A method for manufacturing a semiconductor device, comprising the step of selectively etching the interlayer insulating film to form a contact hole in the source region or drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486090A JPH04159725A (en) | 1990-10-23 | 1990-10-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486090A JPH04159725A (en) | 1990-10-23 | 1990-10-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159725A true JPH04159725A (en) | 1992-06-02 |
Family
ID=17683966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28486090A Pending JPH04159725A (en) | 1990-10-23 | 1990-10-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159725A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422819B1 (en) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1990
- 1990-10-23 JP JP28486090A patent/JPH04159725A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422819B1 (en) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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