JPH0415764A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のメモリブロックからなる画像メモリに
記憶されている画像データを、複数の演算要素により各
メモリブロック単位で独立して同時に並行処理できる画
像処理装置に関するものである。

［従来の技術］ 一般に、画像データは文書データ等に比べて大量の情報
量を含むため、このような画像データを処理する画像処
理装置では、画像データの数値計算等のために大きな演
算能力が要求される。このため、従来より、画像処理に
内在する空間的、時間的な並列性を有効に活用すること
により、演算の効率を上げることを目的とした種々の画
像処理装置が提案されている。

「情報処理Ｊ　　（Ｖｏｌ、２８．Ｎｏ、１　、　ｐｐ
、　１９〜２６）によれば、これら画像処理装置におい
て採用されている基本方式を、以下の４つに分類してい
る。

（１）完全並列処理方式 演算要素を画素対応に２次元状に配置して、同時に全画
素を処理する方式である。通常、データ転送のため、演
算要素は隣接する演算要素と互いに接続されている。

（２）局所並列処理方式 画像データの局所性を利用して各画素を処理して、この
処理を全画素に対し、順々に施していく方式である。例
えば、注目画素と、その画素の縦・横・斜方向に隣接す
る８画素よりなる合計９画素（注目画素を中心とした縦
・横各３画素よりなる画素マトリクス領域で、これを窓
と呼ぶ）を用いて、空間フィルタリングを行なう場合で
は、この窓を１画素列づつ右にずらしながら画像全体に
対する処理を進めてゆくものである。

（３）パイプライン方式 画像データの基本的な処理を行なう演算器を直列に接続
してバイブラインを形成し、このバイブラインの中を次
々と画素を転送してい（ことにより処理を進める方式で
ある。

（４）マルチプロセッサ方式 複数の演算モジュールあるいは汎用のプロセッサを結合
したマルチプロセッサ型のシステムである。

［発明が解決しようとする課題］ しかしながら、上記従来例では以下に述べるような問題
がある。

まず、（１）の完全並列処理方式では、同時に全画素を
処理するため、画素数分の演算要素が必要となる。この
ため、装置全体が大規模化しがちである。このような大
規模化を避けようとするには演算要素を簡素化する必要
があり、これにより扱える画像演算が特定されたり、プ
ログラミングが複雑になるといった不具合がある。さら
に、各演算要素に各画素を分配するためのオーバヘッド
も大きくなる。

（２）の局所並列処理方式に於いては、実行できる処理
が予めハードウェアの構成により決まってしまうため、
画像処理に対する柔軟性が乏しいという欠点がある。

（３）のバイブライン処理方式では、演算器が構成する
バイブラインの流れに従わないような画像処理は実行で
きないなどの、柔軟性に乏しいという欠点がある。

上述したように、（１）〜（３）の方式では、ハードウ
ェアレベルが特定の画像処理用に定められたものである
ため、画像処理内容に柔軟性が乏しいという欠点がある
。

（４）のマルチプロセッサ方式では、汎用のプロセッサ
や、任意のプログラム可能な複数の演算モジュールを複
数結合して構成されており、扱える処理内容には柔軟性
が高い。しかし、このマルチプロセッサ方式においても
、以下に述べる観点から問題が残る。即ち、画像処理の
アプリケーション分野により、扱う画像のサイズ（画素
数）はまちまちである。例えば、ＴＶ画像であれば５１
２ｘ５１２程度の画素数で十分であるが、電子出版等の
プリントであれば、４０９６Ｘ４０９６程度の画素数が
要求される。更に、印刷用の版下を作成する場合であれ
ば、更に大きな画素数をもった画像サイズに対応するこ
とが望まれる。加えて、モニタ用のデイスプレィの画像
サイズを、処理する画像データサイズとは独立して設定
できることが望ましい。

また、画像演算の処理スピードに関しても、フライト・
シミュレータの様なリアルタイム性を要求されるものか
ら、電子出版の如く対話的な処理で人間がいらだたない
程度の時間に間に合えばよいもののように多少差がある
。また、演算の種類に応じて、アクセス可能な画像デー
タの領域が可変であることも望ましい。

以上述べてきた議論の如（、画像処理装置は、そのアプ
リケーション分野により、 １、処理できる画像サイズ。

２、演算能力と演算要素数。

３、処理できる画像サイズと独立して可変できるモニタ
用の画像サイズ。

４、各演算要素からアクセスできる画像データ領域等が
、自由に設定できるものであることが望ましい。

また、扱える処理内容には柔軟性の高い前述のマルチプ
ロセッサ方式においても、上述１〜４の観点から見ると
その構成には不満があった。

本発明は上記従来例に鑑みてなされたもので、プログラ
マブルな複数の演算要素により、メモリに記憶されてい
る画像データを、メモリブロック単位に並列に処理でき
る画像処理装置を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明の画像処理装置は以下
の様な構成からなる。即ち、 プログラム可能な複数の演算要素と、前記演算要素同士
を接続する交信手段と、複数のメモリブロックに分割さ
れ、前記メモリブロックのそれぞれは前記演算要素のそ
れぞれより独立してアクセス可能な画像メモリ手段と、
前記演算要素のそれぞれを独立して動作させるとともに
、前記演算要素により前記画像メモリ手段を前記メモリ
ブロック単位でアクセスするか、或は前記メモリブロッ
クの最小画素単位でアクセスするように制御する制御手
段とを備える。

［作用］ 以上の構成において、画像メモリ手段は、複数のメモリ
ブロックに分割され、これらメモリブロックのそれぞれ
はプログラム可能な複数の演算要素のそれぞれより独立
してアクセス可能である。

そして、これら演算要素のそれぞれを独立して動作させ
るとともに、これら演算要素によりその画像メモリ手段
をメモリブロック単位でアクセスするか、或はメモリブ
ロックの最小画素単位でアクセスするように制御するこ
とができる。

また、好適な実施態様によれば、演算要素のそれぞれの
優先順位を設定し、これら演算要素よりの、その画像メ
モリ手段へのアクセス要求が競合したときには、その優
先順位に従ってアクセス可能な演算要素を決定するよう
にしている。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

〈画像処理装置の説明　（第１図）〉 第１図は本実施例の画像処理装置の概略構成を示すブロ
ック図である。

同図において、１０１はシステム全体を制御するメイン
ＣＰＵである。１０２は画像データ等を格納する大容量
の外部記憶装置である。１０３は並列処理部を示し、複
数の演算要素より成る演算部１０４と、処理する画像デ
ータ等を保持するデータメモリ部１０７と、並列処理部
１０３とデータメモリ部１０７どの間のバス群を接続・
交換するバス接続・交換部１０６、このバス接続・交換
部１０６を制御するバス接続・交換制御部１０５、シス
テムバス１１６とのインターフェース（Ｉ／Ｆ）部１０
９及び高速データ転送用の高速バス１１７とのインター
フェース（Ｉ／Ｆ）部１０８等より構成されている。

１１０はモニタデイスプレィ１１１に表示する画像デー
タを保持するビデオメモリで、システムバス１１６及び
高速バス１１７とに接続されている。１１２はプリンタ
・インターフェース部（■／Ｆ）であり、これを介して
プリンタ１１４がシステムバス１１６と高速バス１１７
に接続されている。１１３はスキャナ・インターフェー
ス（工／Ｆ）部であり、これを介してイメージスキャナ
（リーグ）１１５が、システムバス１１６及び高速バス
１１７に接続されている。

〈並列処理部１０３の説明〉 次に、並列処理部１０３の演算部１０４の各演算要素へ
、メインＣＰＵｌ０Ｉよりプログラムをロードする方法
について説明する。以下、第１図及び第２図を参照して
説明する。

第２図は並列処理部１０３の概略構成を示すブロック図
である。

演算部１０４の各演算要素（ＰＵＯ〜ＰＵ３）　２１１
　ａ〜ｄのプログラムメモリ（、ＰＭ）に格納されるべ
きプログラムは、予めメインＣＰＵｌ０Ｉにより開発さ
れ、各プロセッサ２１２ａ〜２１２ｄ（ＰＲＯＣ）で実
行可能なコード形式で作成されている。これらプログラ
ムは、外部記憶装置１０２に記憶されており、メインＣ
ＰＵ　１０１により、システムバス１１６からシステム
バスＩ／Ｆ１０９を経由して各プロセッサに渡される。

これらプロセッサ（ＰＲＯＣ）　２１２　ａ　＝　ｄの
それぞれは、独自のプログラムメモリ（ＰＭ）２１３　
ａ−ｄを有しており、各プロセッサ２１２ａ−ｄは、各
自に対応したプログラムをメインＣＰＵ　１０１より受
けとると、順次各自のプログラムメモリ（ＰＭ）の所定
のアドレスに書込んでいく機能を有している。

く演算部の説明〉 第３図は演算部１０４の各プロセッサを接続する通信路
の状態を示した図である。

各プロセッサ（ＰＲＯＣ）には、それぞれ４本のシリア
ル通信路が、バスとは別に接続されており、これらシリ
アル通信路は、各プロセッサ間での交信をするのが主な
官途であるが、その他にメインＣＰＵ　１０１よりの各
プロセッサへのプログラムのダウンロードにも使用され
る。これらプロセッサ２１２８〜２１２ｄには、図示し
ないリセット信号線及びブート方法を選択するブート法
指示線がある。これらリセット信号線を介してリセット
信号が入力されると、各プロセッサは初期化され、リセ
ット信号が入力された時のブート法指示線の信号レベル
によって、ブートを特定のアドレスに割りつけられたＲ
ＯＭから行なうか、もしくはシリアル通信路から入力さ
れるデータによりブートを行なうかを選択動作する機能
を有している。

本実施例では、後者のシリアル通信路を用いてブートを
行う方法をとっており、このような機能を有するプロセ
ッサとしては、例えばＩｎｍｏｓ社製のトランスピユー
タ等が代表として挙げられる。

第３図において、１０００は通信路を任意に交換できる
スイッチ回路で、通信路交換部１００２と、通信路交換
制御部１００１より構成される。

通信路交換部１００２には、各プロセッサよりのそれぞ
れが４本からなる通信路（計１６本）、及び外部の通信
路と接続するための外部通信用交換部コネクタ１００５
への８本の通信線、及びパラレル／シリアル変換器１０
０４のシリアル入出力線が接続されている。また、パラ
レル／シリアル変換器１００３のシリアル入出力側が、
通信路交換制御部１００１に接続されている。これらパ
ラレル／シリアル変換器１００３．１００４（７）パラ
レル入出力側は共に、システムバスＩ／ＦＩＯ９を介し
てシステムバス１１６に接続されている。なお、パラレ
ル／シリアル変換器１００３及び１００４のパラレル入
出力アドレスは、それぞれシステムバスのアドレス空間
上の相異なる、所定のアドレスに割り付けられている。

メインＣＰＵｌ０Ｉは、システムバス１１６゜システム
バスＩ／Ｆ１０９、パラレル／シリアル変換器１００３
を介して、通信路交換制御部１００１に指示を与え、通
信路交換部１００２の通信路の接続状態を設定する。こ
のとき、パラレル／シリアル変換器１００４のシリアル
入出力は、通信路変換部１００２を通して、プロセッサ
２１２８〜２１２ｄのうちのいずれかのプロセッサのい
ずれかの通信路に設定されて使用される。そして残りの
プロセッサは、パラレル／シリアル変換器１００４に接
続されたプロセッサを介し、他の通信路を経由して通信
路変換部１００２に接続させる。この際、その設定され
たプロセッサと残りのプロセッサのいずれかとの間に別
のプロセッサが介在してもよい。この状態で、メインＣ
ＰＵｌ０１は、ダウンロードのデータをシステムバス１
１６、システムバスＩ／Ｆ１０９．パラレル／シリアル
変換器１００４．通信路交換部１００２を経由して、所
望のプロセッサに転送する。そして、プログラムデータ
転送が終了すると、そのプログラムが実行される。

スイッチ回路１０００の機能を有する回路素子としては
、例えばＩｎｍｏｓ社製のリンクスイッチＣＯＯ４が有
り、またパラレル／シリアル変換器１００３及び１００
４の機能を有する回路素子としては、例えばＩｎｍｏｓ
社製のリンクアダプタＣＯ１２等が挙げられる。

〈並列処理部１０３の構成〉 本実施例では、演算部１０４の演算要素がデータメモリ
１０７をアクセスするために、データメモリ１０７のア
ドレス領域を複数個の小領域に分割し、この小領域を単
位として各演算要素が処理を行うようにしている。この
場合、これら小領域のそれぞれを各演算要素が占有する
方式と、各演算要素がデータメモリ領域の任意の位置の
画素をアクセスする方式とを実現するように構成されて
いる。以下、データメモリ領域をブロックメモリと呼び
、ブロックを占有するアクセス方式をブロックアクセス
方式、任意の画素をアクセスする方式を画素アクセス方
式と呼ぶことにする。

以上の２方式を実現する並列処理部１０３の機能ブロッ
ク図が第２図に示されており、２００は並列処理部１０
３とメインＣＰ　Ｕ’　１０１との間で制御コマンドや
ステータスをやりとりするためのレジスタであるａ　２
１０　ａ〜２１０ｐはデータメモリ１０７を分割したブ
ロックメモリを表す。

本実施例の説明を容易にするために、データメモリ部１
０７の容量を１６Ｍバイトとし、データメモリ部１０７
を等分にＭＢＯ−ＭＢ１５に１６分割し、演算部１０４
における演算要素（Ｐｔ］０〜ｐｕ３）を４個とする。

２１１ａ〜２１１ｄは演算部１０４を構成する４つの演
算要素であり、各演算要素の中には２１２ａ−ｄの演算
プロセッサ（以下単にプロセッサと呼ぶ）とプロセッサ
を駆動するためのプログラムと一時的に小容量のデータ
を格納するための小容量メモリ（以下、これをプログラ
ムメモリと呼ぶ）２１３ａ−ｄをそれぞれ１つずつ有し
ている。２１５はシステムバス１１６と高速バス１１７
のバスインターフェース部１０８．１０９と、データメ
モリ部１０７どの間を接続するインターフェースバスで
ある。２１６ａ〜ｐは各ブロックメモリ２１０ａ〜ｐと
演算部１０４との間のデータをやりとりするメモリバス
、２１７ａ−ｄはプロセッサバスである。２１４，２１
８．２１９，２２０，２２１，２２２，２２３はいずれ
も制御信号線であり、レジスタ２００に接続されている
制御信号線のうち、信号線２１４はシステムバスインタ
ーフェース部１０９と、信号線２１８はバス接続・交換
制御部１０５（以下、バスコントローラと略す）と、信
号線２２０は演算部１０４と、信号線２２２は高速バス
インターフェース部１０８とを結び、これら制御信号綿
はコマンドやステータスのやりとりを行っている。更に
、バスコントローラ１０５に接続されている制御信号線
のうち、信号線２１９は演算部１０４と、信号線２２１
はバス接続・交換部１０６（以下、バスセレクタと略す
）と、信号線２２３はデータメモリ部１０７とを接続し
て、同様のやりとりを行っている。

く並列演算部の初期化〉 並列演算部１０３は、メインＣＰＵＩ　Ｏ１から画像デ
ータやプログラムをロードして動作する。

メインＣＰＵ　１０１は最初に並列演算部１０３の初期
化を行う。メインＣＰＵｌ０Ｉはシステムバスインター
フェース部１０９及び信号線２１４を介してレジスタ２
００に初期化コマンドを書き込む。そこで、レジスタ２
００は初期化コマンドを信号線２１８，２１９，２２０
，２２１，２２２を介して高速バスインターフェース部
１ｏ８．バスコントローラ１０５．パスセレクタ１０６
及び演算部１０４の各演算器２１１ａ−ｄに送り、各々
を初期化する。各演算要素２１１ａ−ｄの各ブログラム
メモリ２１３ａ〜ｄへの、メインＣＰＵ１０１からのプ
ロセッサの初期化プログラムのダウンロード、及びプロ
セッサ間の通信路手段の設定については別項で後述する
。

以上の初期化によって、インターフェースバス２１５は
システムバスインターフェース部１０９とデータメモリ
部１０７どの間で接続状態にされ、アドレスやデータは
全てリセットされる。その後、メインＣＰＵ　１０１に
よりシステムバス１１６、またはインターフェースバス
２１５を高速バスインターフェース部１０８に切換えて
、外部より画像データをデータメモリ部１０７に書き込
む。

〈データメモリ部１０７の構成〉 データメモリ部１０７はインターフェースバス２１５か
ら見て連続したアドレスとなっている。

ここで、説明を簡単にするために、１画素分のデータを
Ｙ（黄色）１Ｍ（マゼンタ色）、Ｃ（シアン色）、Ｂｋ
（黒色）の４色で表し、各色８ビットデータで表す。デ
ータメモリ部１０７の容量は全部で１６Ｍバイトである
ため、画像サイズは２０４８Ｘ２０４８となり、そのア
ドレス領域は００００００Ｈ−ＦＦＦＦＦＦＨ（Ｈは１
６進数を表わしている）となる。

このデータメモリ部１０７のデータ構造を示したのが第
４図である。Ｙ、Ｍ、Ｃ，Ｂは各色のデータを表し、（
）内の数は画像データにおける画素位置を示している。

データメモリ１０７の各メモリブロックはデュアルポー
トメモリで構成され、各ブロックメモリの各ボートはイ
ンターフェースバス２１５とメモリバス２１６ａ〜ｐに
各々接続されている。そして、インターフェースバス２
１５側から、これらメモリブロックをアクセスする場合
は、前述の０ＯＯＯＯＯＨ−ＦＦＦＦＦＦＨのアドレス
にて行う。ブロックメモリ２１０ａ−ｐのメモリ上の割
り付けは、第５図に示す通りである。点線はインターフ
ェースバス２１５より見たアドレスの順番を示す。

大かっこ“［］”で示されたアドレスは各画素の７色デ
ータ１バイトを格納しであるデータメモリ１０７のアド
レスを示している。実線はメモＪバス２１６ａ−ｐから
見たアドレスの順番を示す。また、矢かっこ“〈〉°゛
で示されたアドレスは、メモリブロック２１０１におけ
る各画素の７色データ１バイトを格納しているアドレス
を示している。

〈内部バスの構成〉 第２図に示したように、並列処理部１０３の内部バスと
して、インターフェースバス２１５と、メモリバス２１
６ａ−ｐ及びプロセッサバス２１７ａ〜ｄがあるが、以
下にそれぞれのバスの構成を説明する。

まず、インターフェースバス２１５において、アドレス
、データの幅は最大でシステムバスと同じ構成であって
もよいが、ここではアドレス空間を１６Ｍバイトとする
。従って、アドレス幅２４ビツト、データ幅３２ビツト
とする。

次に、メモリバス２１６ａ”□ｐは、メモリブロックの
アクセス時に使用されるため、各メモリブロックのアド
レス空間に対応して１Ｍバイトである。従って、アドレ
ス幅は２０ビツト、データ幅を８ビツトとする。最後に
プロセッサバス２１７ａ　−ｄの構成はメモリバス２１
６ａ〜ｐと同様な構成とする。

〈ブロックアクセス方式〉 ブロックアクセス方式は、各プロセッサ２１２ａ　％　
ｄがブロックメモリ２１０ａ−ｐの内から複数のブロッ
クメモリを占有してアクセスする方式である。即ち、１
つのブロックメモリが同時に２つ以上のプロセッサから
アクセスされることはないようにする。ここで、プロセ
ッサＰＲＯＣ２１２ａ〜２１２ｄからみた場合、１６Ｍ
バイトの全アドレス空間をアドレッシングできるように
するために、各プロセッサでは２４ビツトのアドレスを
生成する。そこで、前述のプロセッサバス２１７ａ〜２
１７ｄのアドレス２０ビツトの上位に、第６図に示すよ
うにメモリブロック番号を示す４ビツトを付加して、２
４ビツトのアドレッシングを可能とする。

このようなアドレスがプロセッサバス２１７ａ〜２１７
ｄに出力されると、前述のメモリブロック番号、即ちア
ドレス上位４ビツトをバスコントローラ１０５に送付す
る。これにより、バスコントローラ１０５はメモリブロ
ック番号に従ってバスセレクタ１０６を切換えることに
より、各プロセッサが所望のメモリブロックにアクセス
することができる。もし、同一のメモリブロックに複数
のプロセッサがアクセスしようとした時は、予め設定さ
れた優先順位に従って優先順位が最も高いプロセッサが
占有し、他のプロセッサは待ち状態になるか、他のプロ
セッサの要求を他のメモリブロックへ切り換える等の動
作を行う。

〈画素アクセス方式〉 画素アクセス方式は、プロセッサ２１２ａ−ｄのそれぞ
れがデータメモリ部１０７の領域の任意画素をアクセス
する方式である。即ち、１つの画素が同時に２つ以上の
プロセッサからアクセスされることがないようにする。

プロセッサ２１２ａ〜ｄにより生成されるアドレスデー
タは、ブロックアクセス方式と同様の２４ビツトである
。このように生成されたアドレスの上位４ビツトをバス
コントローラ１０５に、残りの下位ビットをプロセッサ
バス（２１７ａ〜２１７ｄ）に送信する。

これにより、各プロセッサが同一のメモリブロックをア
クセスしない場合には、バスコントローラ１０５は各プ
ロセッサが要求する画素データが得られるように、パス
セレクタ１０６によってメモリバス２１６ａ”−ｐと、
対応するプロセッサバス２１７ａ−ｄのいずれかとを接
続する。

もし、同一のメモリブロック内の画素に複数のプロセッ
サがアクセスしようとした時は、予め設定された優先順
位に従って優先順位の高いプロセッサがそのメモリブロ
ックをアクセスし、他のプロセッサは待ち状態になる。

そして、次のクロックでその優先順位に従って、タイム
シェアリングでメモリブロックがアクセスされる。

くパスセレクタ１０６の構成〉 以下、パスセレクタ１０６の構成を第７図及び第８図を
参照して説明する。

パスセレクタ１０６の内部は双方向のセレクタを含むデ
ータ部と、１方向のセレクタを含むアドレス部とに分離
できる。第７図はパスセレクタ１０６のデータ部のブロ
ック図であり、第８図は同じ（パスセレクタ１０６のア
ドレス部のブロック図である。

まず、データ部の構成について説明する。第７図におい
て、３００，３０５はデータの流れる方向を制御する双
方向バッファである。３０１．３０４は各素子の遅延に
よるデータのタイミングずれを補正するためのラッチ回
路である。３０２゜３０３はセレクタ部である。

双方向バッファ３００において、３０６ａ−ｔは、制御
信号ＤＩＲＢ３１０が“０”で導通、“１”で高インピ
ーダンス状態になる負動作バッファ、３０７　ａ　−ｐ
は制御信号ＤＩＲＢが“１”で導通、“０”で高インピ
ーダンス状態になる正動作バッファである。また、セレ
クタ部３０２の３０８８”Ｉ）は４人力のうちから１つ
を選択して出力する４−１セレクタであり、セレクタ部
３０３の３０９ａ−ｐは、１人力を４出力のうちの１つ
を選択して出力する１−４セレクタである。

３１３ａ−ｐはメモリバス２１６ａ−ｐのうちのデータ
が通るデータ線を示し、例えばデータ線３１３ａはメモ
リブロック２１０ａからメモリバス２１６ａへのデータ
線である。以下、３１３ｂ〜ｐについても同様である。

また、３１４ａ−ｄはプロセッサバス２１７ａ−ｄのう
ちデータが通るデータ線で、例えばデータ線３１４ａは
プロセッサバス２１７ａのデータ線を示している。以下
、３１４ｂ〜ｄについても同様である。

３１０．３１１，３１２，３１３はバスコントローラ１
０５からの制御信号線で、信号線３１０と３１１はプロ
セッサ２１２ａ−ｄがメモリブロック２１０ａ＝ｐに対
して書込みを要求しているか、読込みを要求しているか
によって、各双方向バッファ３００，３０５の方向性を
決定している。なお、信号線３１０を通る信号名をＤＩ
ＲＢとし、１６ビツト幅とする。また信号線３１１を通
る信号名をＤＩＲＰとし、４ビット幅とする。

さらに信号線３１２と３１３はプロセッサ２１２ａ−ｄ
がメモリブロック２１０ａ〜ｐのいずれにアクセスして
いるかによって、セレクタ部３０２と３０３における接
続を切換えるセレクタ信号を送る。信号線３１２を通る
信号名を５ＥＬＲとし、各メモリブロックに対してプロ
セッサの個数分の信号幅（この場合は、ｌ　６Ｘ４＝６
４ビット幅）である。信号線３１３を通る信号名を５Ｅ
ＬＷとし、５ＥＬＲと同様の信号幅（この場合は、６４
ビツト）である。

次に、第８図を参照してバスセレクタ１０６のアドレス
部について説明する。

第８図において、１３００ａ　〜ｄ、１３０２は各素子
の遅延によるデータのタイミングずれを補正するための
ラッチ回路である。１３０１ａ〜１３０１ｄは１人力を
１６出力のうちから１つの出力を選択して出力する１−
１６セレクタである。

１３０３ａ”−ｄはプロセッサバス２１７ａ−ｄのうち
アドレス情報が通るアドレス線である。ここで、例えば
アドレス線１３０３ａはプロセッサバス２１７ａのアド
レス線であり、プロセッサ２１２ａと接続されている。

この信号名をＰＡＯとする。以下、アドレス線１３０３
ｂ−ｄについても同様である。また、１３０４ａ〜ｐは
メモリバス２１６ａ〜ｄのうちのアドレスが通るアドレ
ス線を示し、例えばアドレス１１１３０４　ａはメモリ
ブロック２１０ａにアドレスを供給する。以下、同様に
アドレス線１３０４ｂ−ｐのそれぞれは、メモリブロッ
ク２１０ｂ〜ｐのそわぞれにアドレスをイ共糸合してい
る。

第９図は１−１６セレクタ１３０１ａ＝ｄの構成を示す
ブロック図であり、セレクタ１３０１ａ〜ｄはいずれも
同じ構成であるので、１−１６セレクタ１３０１ａを例
にして説明する。

１８００はプロセッサバス２１７ａのアドレス線である
。１８０１ａ＝ｐは各メモリバス２１６ａ〜ｐのアドレ
ス部に通じている。１８０２ａ〜ｐは２０ビツトの出力
に対して同時に制御線ＳＥＬが“１″で導通、“Ｏ”で
高インピーダンスとなる正動作バッファである。１８０
３はバスコントローラ１０５から入力される制御信号線
（ＳＥＬ）であり、これによって正動作バッファ１８０
２ａ〜ｐが制御される。この制御線に出力される信号は
、正動作バッファ１８０２ａに入る制御線をＭＳＢとし
、１８０２ｐに入る制御線をＬＳＢとして、ブロック図
に従って順に１ビツトずつならべた信号である。

〈パスセレクタ１０６の動作〉 以上の構成を基づいて、バスセレクタ１０６の動作につ
いて例を挙げて説明する。

まず最初に、プロセッサ２１２８〜２１２ｄがメモリブ
ロック１０７からブロックアクセス方式によりデータを
読込む方法について述べる。

ここでは、プロセッサ２１２ａがメモリブロック２１０
ａの１００Ｈ番地から１バイトデータを読込む場合につ
いて説明する。まず、プロセッサ２１２ａが第６図に示
すような２４ビツトのアドレスを発行する。この場合、
アドレスデータは“０００１００．°゛となる。このア
ドレスの上位４ビツトと、読込みモードか書込みモード
かを知らせるＲ／Ｗ信号と、アクセスを知らせるアクセ
スモード信号は、信号線２１９を経てバスコントローラ
１０５に送られる。この場合、Ｒ／Ｗ信号は読込みを、
アクセスモード信号はブロックアクセスを示している。

ここで、バスコントローラ１０５はアクセスの衝突の有
無を判断し、衝突がない場合はアクセス可であることを
表す信号をプロセッサ２１２ａに送る。衝突がある場合
、衝突した他のプロセッサとの優先順位を比較して、も
し他のプロセッサよりもプロセッサ２１２ａの優先順位
が高いときはアクセス可であることを表わす信号をプロ
セッサ２１２ａに送り、逆にプロセッサ２１２ａの方が
優先順位が低ければ、プロセッサ２１２ａにアクセス待
ちを表すウェイト信号が送られる。

アクセス可信号を受けとったプロセッサ２１２ａはバス
コントローラ１０５に対しアクセス開始信号を送り、メ
モリブロック２１０ａへのアクセスを開始する。バスコ
ントローラ１０５は必要な制御信号が信号線２２１を経
てパスセレクタ１０６に送られる。この制御信号は、パ
スセレクタ１Ｏ６のアドレス部とデータ部に分割して送
られ、データ部では信号名ＤＩＲＢ、ＤＩＲＰ、５ＥＬ
Ｒとして送られ、アドレス部では信号名５ＥＬＡとして
送られる。この場合は読込みであるから、双方向バッフ
ァ３００，３０５に与えられる信号のＤＩＲＢ及びＤＩ
ＲＰにおいて、プロセッサ２１２ａに接続される正動作
バッファ３０７ｑと負動作バッファ３０６ｑに入力され
る信号は°゛Ｏ”であり、メモリブロック２１０ａに接
続される正動作バッファ３０７ａと負動作バッファ３０
６ａに入力される信号も“０”である。こうして、ブロ
モ・ンサバス２１７ａのデータ糸束３１４ａとデータバ
ス２１６ａのデータ４１３１３　ａとを接続する。

セレクタ部３０３の１−４セレクタ３０９ａのブロック
図を第１０図に示す。

４００ａ〜ｄはバスコントローラ１０５からの制御線４
０３ａ−ｄによって入力８ビツトに対して同時に“１”
で導通、“０”で高インピーダンスとする正動作バッフ
ァである。その出力線４０２ａ−ｄのそれぞれは、ラッ
チ回路３０４を介して負動作バッファ３０６ｑ−ｔに接
続されている。

そこで、プロセッサバスのデータ線３１４ａとメモリバ
スのデータ線３１３ａとを接続するためには、１−４セ
レクタ３０９ａに入る制御線３１３の４０３ａに°°１
°°を、４０３ｂ〜ｄに°’　ｏ　”を入力する。これ
と同時に、セレクタ部３０３内の他のセレクタ３０９ｂ
−ｐの制御線４０３ａに°゛０°“を送ってその出力を
禁止することにより、バス上での衝突をさける。

一方、アドレス部ではプロセッサバス２１７ａのアドレ
ス部の１３０３ａとメモリバス２１６ａのアドレス部の
１３０４ａとの接続を１−１６セレクタ１３０１ａで切
り換える。また、バスコントローラ１０５は制御線２２
３を介してブロックメモリ２１０ａを読出しモードにす
る。即ち、１−１６セレクタ１３０１ａに入る信号線３
１３の入力の一部が１６ビツトの信号線１８０３　（第
９図）であり、この１６ビツトの信号線のＭＳＢ（最上
位ビット）が°１”で、他ビットが“０”となる。

以上をまとめると、プロセッサ２１２ａから発行された
２４ビツトアドレスの上位４ビツトがバスコントローラ
１０５に入力され、そのアドレス下メモリブロックがア
クセス可である場合に、プロセッサバス２１７ａのアド
レス（２０ビツト）がバスセレクタ１０６のラッチ１３
００ａ　（第８図）にまずラッチされ、次に１−１６セ
レクタ１３０１ａに入力された信号線１３０５によって
メモリブロック２１０ａを選択し、ラッチ１３０２にそ
のアドレスがラッチされる。その後、アドレス線１３０
４ａに出力され、メモリバス２１６ａに送られアクセス
される。

一方、メモリブロック２１０ａ読み出されたデータはメ
モリバス２１６ａのデータ線からデータ線３１３ａに入
り、負動作バッファ３０６ａを経てラッチ３０１にラッ
チされる。ラッチされたデータはデータ線を経て、１−
４セレクタ３０９ａに入力され、正動作バッファ４００
ａ　（第１０図）を通りラッチ３０４にラッチされる。

そして負動作バッファ３０６ｑを経てデータ線３１４ａ
、即ち、プロセッサバス２１７ａのデータ糸束からプロ
セッサ２１２ａに入力される。

以下、同じブロックメモリ（２１０ａ）内の任意のアド
レスにアクセスを行う場合は、プロセッサ２１２８はた
だ単にアドレスを発行して読出したデータを受けとるだ
けでよい。こうして、同一ブロックメモリへのアクセス
を終了し、他のブロックメモリにアクセスを変更する場
合は、プロセッサ２１２ａはバスコントローラ１０５に
対してアクセス終了信号を送る。

次に、プロセッサ２１２ａ〜２１２ｄがメモリブロック
にデータを書込む場合について説明する。ここでは、プ
ロセッサ２１２ａからアドレスとデータを発行して、メ
モリブロック２１０ｐの°“９９９　”番地に１バイト
のデータを書込む場合を例にして説明する。

まず、プロセッサ２１２ａが第６図に示すようなアドレ
スを発行する。この場合のアドレスデー夕は“ＦＯＯ９
９９Ｈ″である。このアドレスの上位４ビツトと、Ｒ／
Ｗモード信号（この場合は書込みモード）及びアクセス
モード信号（この場合はブロックアクセスモード）をバ
スコントローラ１０５に送る。バスコントローラ１０５
はブロックに対するアクセスの衝突の有無を判断し、プ
ロセッサ２１２ａにアクセス可又はウェイト信号を送る
。アクセス可信号を受けとったプロセッサ２１２ａはバ
ス−コントローラ１０５にアクセス開始信号を送り、メ
モリブロック２１０ｐへのアクセスを開始する。

まず、バスセレクタ１０６のデータ部の多方向バッファ
３００．３０５の方向性を定める。まず双方向バッファ
３００については、信号ＤＩＲＢのＬＳＢを“１”とし
、正動作バッファ３０７ｐを導通させ、負動作バッファ
３０６ｐを高インピーダンスとする。また双方向バッフ
ァ３０５については信号ＤＩＲＰのＭＳＢを“１”とし
、正動作バッファ３０７ｑを導通させ、負動作バッファ
３０７Ｐに高インピーダンスにする。次に、セレクタ部
３０２の中の４−１セレクタ３０８ｐに対してプロセッ
サバス２１７ａのデータ線３１４ａとメモリバス２１６
ａのデータ線ａ１ａｐとを接続する。バスコントローラ
１０５は４−１セレクタ３０８ｐに対して信号５ＥＬＷ
を信号線３１２を通して制御する。４−１セレクタ３０
８ｐは他のセレクタ３０８ａ〜０と同じ構成である。

第１１図はそのセレクタ３０８ｐの構成を示すブロック
図である。

第１１図において、５００ａ−ｄは制御信号線４０３ａ
−ｄにより°“１°゛が入力された場合は８ビツトを同
時に導通させ、“０°゛が入力された場合は８ビット同
時に高インピーダンス状態にする正動作バッファである
。５０１はメモリバス２１６Ｐのデータ線であり、５０
２ａ−ｄはそれぞれがプロセッサバス２１７ａ−ｄのデ
ータ線である。従って、ブロセ゛ソサバス２１７ａのデ
ータ糸束とメモリバス２１６ｐのデータ線を結線するた
めには、まず４−１セレクタ３０８ｐへのバスコントロ
ーラ１０５からの制御信号５ＥＬＷのうち、信号線４０
３ａのみが“１”で、４０３ｂ〜ｄが“０″でなければ
ならない。また、バスコントローラ１０５は制御線２２
３（第２図）を介してブロックメモリ２１０ｐを書込み
モードにする。

その後に書込むべきデータがプロセッサ２１２ａによっ
て発行され、プロセッサバス２１７ａのデータ線３１４
ａを通り、正動作バッファ３０７ｑを経由してラッチ３
０４に一旦ラッチされる。

次にこのデータは４−１セレクタ３０８ｐに供給され、
データ１１５０２ａ（第１１図）を通り正動作バッファ
５００ａを経由し、データ線５０１を通ってラッチ回路
３０１（第７図）にラッチされる。その後、このデータ
は双方向バッファ３００の正動作バッファ３０７ｐを経
由し、メモリバス２１６ｐのデータ糸束３１３ｐを通っ
てメモリブロック２１０ｐに到達し、そのメモリブロッ
クの所定の番地“９９９°゛に書込まれる。

以下、同じブロックメモリ内の任意のアドレスにアクセ
スを行う場合は、プロセッサ２１２ａはただ単にアドレ
スを発行してデータを出力するだけでよ（、同一メモリ
ブロックへのアクセスを終了し、他のブロックメモリに
アクセスを変更する場合は、プロセッサ２１２ａはバス
コントローラ１０５に対し、アクセス終了信号を送る。

次に、メモリブロックの画素をアクセスする場合につい
て述べる。ここではプロセッサ２１２ａ〜ｄがデータメ
モリ１０７領域の中の任意の画素値を読み書きする場合
を例にして説明する。

プロセッサ２１２８〜２１２ｄのそれぞれが画素値の格
納されているメモリアドレスを発行する。これにより、
各プロセッサよりの２４ビツトアドレスの上位４ビツト
、Ｒ／Ｗモード信号（各プロセッサで異なる）、アクセ
スモード信号（この場合は画素アクセスモード）がバス
コントローラ１０５に送られ、バスコントローラ１０５
は各画素を含むブロック単位に、画素アクセスのクロッ
ク毎にアクセスの衝突の有無を判断し、各プロセッサに
アクセス可又はウェイトの信号を信号線２１９を経て送
出する。更に、アクセス可となったプロセッサのプロセ
ッサバスと、その相手のメモリブロックのメモリバスと
を接続するように、バスセレクタ１０６とデータメモリ
部１０７に対して制御信号を信号線２２１，２２３を介
して送る。これら制御信号を受取ったバスセレクタ１０
６とデータメモリ部１０７は、前述したブロックアクセ
ス時と同様に、メモリバスとプロセッサバスとを接続す
る。

（以下余白） くバスコントローラ１０５の構成〉 第１２図はバスコントローラ１０５の構成を示すブロッ
ク図である。

バスコントローラ１０５は各プロセッサ２１２ａ〜ｄか
ら出されたアドレスの上位４ビツト、即ちメモリブロッ
クの番号、Ｒ／Ｗ信号、アクセスモード信号、アクセス
開始または終了信号を受取り、バスセレクタ１０６やデ
ータメモリ部１０７を制御する信号を送出する。６０１
ａ−ｄは各プロセッサ２１２ａ”−ｄから出されたメモ
リブロック番号を格納しておくためのバッファである。

バッファ６０１ａはプロセッサ２１２ａから出力された
メモリブロック番号を格納する。以下、バッファ６０１
ｂ−ｄのそれぞれも、各プロセッサ２１２ｂ〜ｄよりの
ブロック番号を記憶しており、より詳しく説明するとバ
ッファ６０１ａはプロセッサ２１２ａが読出す領域と書
込む領域とを同時に占有して処理を行えるように、読出
すブロックメモリの番号と書込むブロックメモリの番号
とを格納する。

６０５はこれらのブロックメモリへの各プロセッサより
のアクセスの衝突を検知する衝突検出器である。６０６
は衝突が生じた場合にいずれのプロセッサを優先させる
かを記憶しておく優先順位保持器である。６０７は衝突
の有無とプロセッサの優先順位を入力して、各プロセッ
サに対しアクセス可またはウェイト信号を発生するコン
トローラである。６０２は衝突検出器６０５とコントロ
ーラ６０７による遅延による切換えタイミングの誤差を
なくすための遅延回路である。６０３はコントローラ６
０７によってアクセス可となったプロセッサのメモリブ
ロック番号だけを後段に送るゲートである。６０４は各
メモリブロック番号とＲ／Ｗ信号を入力し、パスセレク
タ１０６とメモリブロック２１０ａ−ｐを制御する信号
を生成するデコーダである。

６０８ａ−ｄのそれぞれは各プロセッサ２１２ａ　−ｄ
より要求されるブロックメモリ番号等を入力する信号線
である。６２７はプロセッサ２１２ａ　−ｄのそれぞれ
からのＲ／Ｗ信号を、６２８はアクセス開始または終了
信号とアクセスモード信号をバッファ６０１ａ−ｄに入
力するための信号線である。６０９ａＮｄ、６１１ａ−
ｄ、６１３ａ　％　ｄは各プロセッサからの読出しメモ
リブロック番号を、６１０ａ＝ｄ、６１２ａ　〜ｄ、６
１４ａ　％　ｄは各プロセッサからの書込みメモリブロ
ック番号を各々の後段に送る信号線である。６１８ａ　
ｙ　ｄは各プロセッサ２１２ａ−ｄに対してアクセス可
またはウェイト信号を出力するための信号線、６１７は
メインＣＰＵｌ０Ｉで決められた各プロセッサのアクセ
ス優先順位を優先順位保持器６０６に送る信号線である
。６１９は衝突検出器６０５からの衝突の有無をコント
ローラ６０７に伝える信号線である。６２０はコントロ
ーラ６０７からアクセス可又はウェイト信号を伝える信
号線である。６２１はデータメモリ部１０７の各メモリ
ブロック２１０ａ−ｐにＲ／Ｗ信号を送る信号線である
。

くバスコントローラ１０５の動作〉 最初にブロックアクセス方式でのアクセスついて説明を
行う。例として、プロセッサ２１２ａがメモリブロック
２１０ａからデータを読出し、ある処理をしてメモリブ
ロック２１０ｐに書込むと同時に、プロセッサ２１２ｂ
がメモリブロック２１０ａからデータを読出し、別処理
をしてメモリブロック２１０Ｃに書込む場合を例をとっ
て説明する。説明を簡易にするために他の２つのプロセ
ッサ２１２ｃ、２１２ｄよりのアクセス要求はないもの
とする。

プロセッサ２１２ａと２１２ｂはまず信号線６２７を介
して、バッファ６０１ａ、６０１ｂへ読出しモードをセ
ットし、信号線６０８ａと６０８ｂを介してバッファ６
０１ａ及び６０１ｂに読出すメモリブロックの番号、即
ちメモリブロック２１０ａの番号“Ｏ″′を格納する。

次に、同様にして信号線６２７を介してバッファへの書
込みモードをセットし、書込むメモリブロック番号、即
ちバッファ６０１ａには“Ｆ。

（メモリブロック２１０ｐを示す）を、バッファ６０１
ｂには”２Ｍ　　　（メモリブロック２１０ｃを示す）
を格納する。その後、信号線６２８を介してバッファ６
０１ａ、６０１ｂをブロック・アクセスモードに設定す
る。即ち、アクセス開始信号によってメモリブロック番
号を信号線６０９ａ、ｂ、６１０ａ、ｂに初めて送出し
、アクセス終了信号が入力されるまで、これを保持し続
ける。

この状態で、バッファ６０１ａ及び６０１ｂにプロセッ
サ２１２ａ及び２１２ｂからアクセス開始信号が入力さ
れると、信号線６０９ａ、ｂ、６１０ａ、ｂを介して各
ブロックメモリ番号が遅延器６０２及び衝突検出器６０
５に供給される。これにより、衝突検出器６０５は各ブ
ロックメモリ番号を比較して衝突の有無を調べる。この
例ではメモリブロック２１０ａへのアクセスで衝突があ
ったことがわかる。そこで、衝突を起こしているプロセ
ッサの番号を信号線６１９を介してコントローラ６０７
に送る。ここで、優先順位保持器６０６には予めメイン
ＣＰＵＩ　Ｏ１からシステムバスインタフェース部１０
９．信号４！２１４．　レジスタ２００．信号線２１８
（以上、第２図）を介して衝突時の優先順位が格納され
ている。ここでは、プロセッサ２１２ａが最優先で、以
下プロセッサ２１２ｂ、２１２ｃ、２１２ｄの順に優先
順位が低く設定されているものとする。

こうして、コントローラ６０７はプロセッサ２１２ａと
２１２ｂの衝突を知ると、優先順位保持器６０６の優先
順位を参照してプロセッサ２１２ａにメモリブロック２
１０ａへのアクセスを認める。そこで、コントローラ６
０７は信号！１６１８ａ、６１８ｃ、６１８ｄを介して
プロセッサ２１２ａ、２１２ｃ、２１２ｄに対してアク
セス可信号を送出するとともに、信号線６１８ｂを介し
てプロセッサ２１２ｂにウェイト信号を送出する。

信号線６２０はこれら４本の信号線を束ねた線であり、
ゲート６０３にも同様の情報が伝送される。この例では
、信号線６１３ｂ、６１４ｂを除く信号線に対してメモ
リブロック番号が送出される。これを受けてデコーダ６
０４は信号線３１３．３１２．１３０５，３１０，６２
１，３１１に制御信号を送出する。

これらデコーダ６０４より出力される信号を以下に説明
する。

まず、信号線３１３の信号５ＥＬＲにより４−ｌセレク
タ３０９ａ　（第７図）がプロセッサ２１２ａとメモリ
ブロック２１０ａとを接続するように制御する。また、
信号線３１２の信号５ＥＬＷにより、１−４セレクタ３
０８ｐがプロセッサ２１２ａとメモリブロック２１０ｐ
とを接続するように制御する。さらに、信号ＩＳ　１３
０５の信号５ＥＬＡの中でＲ／Ｗ信号が読出しモードの
とき、プロセッサバス２１７ａのアドレス線１３０３ａ
がメモリバス２１６ａのアドレス線１３０４ａ（第８図
）とが接続されるように、Ｒ／Ｗ信号が書込みモードの
ときプロセッサバス２１７ａのアドレス糸１ｉ１１３０
３ａがメモリバス２１６ｐのアドレス線１３０４ｐとが
接続されるように１−１６セレクタ１３０１ａ−ｄに対
して制御を行う。

また、信号線３１０の信号ＤＩＲＢは負動作バッファ３
０６ａを導通させ、かつ正動作バッファ３０７ｐを導通
させる。信号線３１１の信号ＤＩＲＰのデータ１１３１
４ａに関してはＲ／Ｗ信号が読比しモードのときは、デ
ータ１ｉ３１４ａの負動作バッファを導通させ（即ち°
’０”）、逆に書込みモードのときは正動作バッファを
導通させる（即ち”ｌ”）。更に、信号線６２１のＲＷ
傷信号１６ビツトの信号であり、各メモリブロック２１
０　ａ　”−ｐ　４：　１ビツトずつ接続されており、
各プロセッサからのＲ／Ｗ信号を、アクセスされたメモ
リブロックに送出している。こうして、アクセス終了信
号が信号線６２８を介してバッファ６゜１ａまたは６０
１ｂに入力されると、バッファ内に蓄積されている次の
メモリブロックの番号が信号線６０９ａ、ｂ、６１０ａ
、ｂに出力される。

次に、画素アクセス方式でのアクセスの場合について説
明する。例としてプロセッサ２１２ａとプロセッサ２１
２ｂが画素アクセスを行い、説明を簡易にするために他
の２つのプロセッサからのアクセスはないものとする。

プロセッサ２１２ａと２１２ｂはまず信号線６２８を介
してバッファ６０１ａと６０１ｂを画素アクセスモード
に設定する。次にプロセッサ２１２ａと２１２ｂは信号
線６０８ａ、６０８ｂを介してアクセスするメモリブロ
ック番号をバッファ６０１ａ、６０１ｂに格納する。そ
の後、信号線６０９ａ、ｂ、６１０ａ、６１０ｂを介し
て各メモリブロック番号が遅延器６０２及び衝突検出器
６０５に供給−される。衝突検出器６０５はブロックア
クセス時と同様にして、同じメモリブロックへのアクセ
ス要求が衝突したかを検出する。

更にこの結果をうけたコントローラ６０７は、ブロック
アクセス時と同様にして優先順位を参照して各プロセッ
サ及びゲート６０３にアクセス可又はウェイト信号を送
出する。ゲート６０３はこれに基づいて、必要とされる
メモリブロック番号をデコーダ６０４に送り、このデコ
ーダ６０４はブロックアクセス時と同様にして制御信号
を各信号線に出力する。こうして、プロセッサ２１２ａ
と２１２ｂは順次にアドレス即ちメモリブロック番号を
生成してバスコントローラ１０５に出力するため、この
画素毎のタイミングでバスコントローラ１０５の内部状
態が切換えられる。

くシステム規模の変更〉 各システム内の構成部分は、メモリブロック２１０ａ〜
２１０ｐ、プロセッサ２１２ａ〜２１２ｄを単位にして
構成されている。そこで、システムの規模を変更する場
合には、これらの回路を増減するだけでよい。これらの
回路を予め要求される分だけを用意して実際に実装して
お（たけて、簡単にメモリ容量やプロセッサの数を変更
することが可能である。また、これらの回路やプロセッ
サ及びその周辺、メモリブロック及びその周辺をモジュ
ール化しておき、必要に応じてメモリ容量やプロセッサ
数を変更できるようにすることも可能である。

なお、前述した回路構成以外に、タイミング合せのため
のラッチ回路の増設や削除等のハードウェアの変更も可
能であり、実施例中におけるバス衝突検出、優先順位に
よるバス衝突回避はこれに限定されず、他の検出回路に
よって行ってもかまわない。また、複数のプロセッサが
完全に同時に同じ画素を読出す場合については、この実
施例を用いて行うことも可能であり、この場合デコーダ
６０４によって制御を変更すればよい。

［ブロックアクセス活用のアプリケーション例］ここで
は、本実施例の演算部１０４の複数の演算要素をバス接
続・交換制御部１０５及びバス接続・交換部１０６を用
いてデータメモリ部１０７と接続・交換する機能を、レ
イトレーシング法で画像を生成する演算を実行する場合
を例に説明する。

レイトレーシング法とは、第１３図に示すように、スク
リーン上の各画素を通る視線ごとに、この各視線と最初
に交わる物体を探索し、この物体上の表面色をもって、
それぞれの画素のもつ画素値を決定してい（もので、ス
クリーン上の各画素に対して、全く同様な探索法を（り
返す方式である。なお、各画素の間は互いに独立に探索
が可能である。第１３図から容易に推測可能な様に、画
像を複数の画像の小領域をブロックとして、ブロック単
位に並列に実行することが可能である。

第１４図はこの扱う画像のサイズが２０４８画素Ｘ２０
４８画素より構成され、５１２画素×５１２画素よりな
る１６の正方小領域に分割されている。これら１６個の
正方小領域は、ＭＢＯ−ＭＢ１５と番号付けられて区別
されている。

第２図において、各演算要素２１１ａ〜２１１ｄに対し
て、レイトレースするに必要となる形状データ、各形状
の配置を表現するデータ、光源データ、視点データ、ス
クリーンの位置、各形状の表面色データ等の３次元の世
界を記述しているデータと、これをレンダリングするア
ルゴリズムを実行するプログラム及び各プロセッサが担
当すべきスクリーン領域が情報としてダウンロードされ
、各プロセッサに独立に配置されているプログラムメモ
リ２１３ａ〜２１３ｄに対して、前述の方法でそれぞれ
ダウンロードされる。

ここで、スクリーン領域とは、第１３図のスクリーン１
１０１を１６個の領域に分割してなるそれぞれ５ＢＯ−
５Ｂ１５と名付けられたスクリーン上の小領域のことで
ある。これらスクリーン上の小領域５ＢＯ−３Ｂ１５が
、それぞれ前記第１４図のＭＢＯ〜ＭＢ１５に対応して
いる。２１２ａ〜２１２ｄの４個のプロセッサのそれぞ
れ４本まで使用可能なシリアル通信手段は、プログラム
がメインＣＰＵｌ０Ｉより通信路交換制御部１゜０１（
第３図）を制御することによって、第１５図の様に設定
される。

第１５図において、１４ｏ１はプロセッサ２１２ａとプ
ロセッサ２１２ｂの間を結ぶシリアル通信路を示す。同
様に、１４ｏ２はプロセッサ２１２ｂとプロセッサ２１
２ｃとの間を結ぶシリアル通信路、１４０３はプロセッ
サ２１２ｃとプロセッサ２１２ｄとの間を結ぶシリアル
通信路、１４０４はプロセッサ２１２ｄとプロセッサ２
１２ａとの間を結ぶシリアル通信路、１４ｏ５はプロセ
ッサ２１２ａとプロセッサ２１２ｃとの間を結ぶシリア
ル通信路、１４０６はプロセッサ２１２ｂとプロセッサ
２１２ｄとの間を結ぶシリアル通信路を示している。尚
、１４００は第３図のパラレル／シリアル変換器１００
４とプロセッサ２１２ａとの間を結ぶシリアル通信路を
示す。並列処理部１０３は、この通信路１４００を通じ
て、メインＣＰＬＩＩＯＩよりプログラム及びデータを
ダウンロードされ、また必要に応じてメインＣＰＵ　１
０１と交信するものである。

以下、第１６図〜第１８図のフローチャートに基づいて
説明する。第１６図はプロセッサ２１２ａに関するプロ
グラムとして表現されている。プロセッサ２１２ａでは
スクリーン上の小領域ＳＢＯ，ＳＢ４．ＳＢ８，５Ｂ１
２が暗黙の処理領域の分担として定められている。また
、プロセッサ２１２ｂにはＳＢＩ、ＳＢ５．ＳＢ９，５
Ｂ１３が、プロセッサ２１２ｃにはＳＢ２．ＳＢ６，５
ＢＩＯ，５Ｂ１４が、プロセッサ２１２ｄにはＳＢ３．
ＳＢ７．ＳＢＩ　１，５Ｂ１５が暗黙の処理領域として
割り振られている。

ステップＳ１で処理を開始する。プロセッサ２１２ａの
暗黙の処理領域として割付けられている小領域ＳＢＯ，
ＳＢ４．ＳＢ８，５Ｂ１２（７）各ブロック毎に、未処
理の領域であるが否かを示すフラグ（以下、各々ＳＢＯ
処理フラグ、ＳＢ４処理フラグ、ＳＢ８処理フラグ、５
Ｂ１２処理フラグと呼ぶ）が用意されている。

ステップＳ２では、これらのフラグを全てリセットして
、ＳＢＯ，ＳＢ４．ＳＢ８，５Ｂ１２は全て未処理の状
態であるとしてフラグを初期化する。ステップＳ３では
、第１７図に示すフローチャートに従って、未処理の小
領域（以下、空領域と呼ぶ）を探す。

第１７図はこの空き領域を探す処理を示すフローチャー
トで、ここでは各小領域に対応したフラグを調べ、リセ
ットされていればその小領域の処理フラグをセットし、
その小領域のブロック番号を処理ブロック番号レジスタ
にセットする。また、小領域のいずれかに空領域がある
場合には、空領域の存在を示すフラグ（以下、空領域存
在フラグと呼ぶ）をセットするが、空領域がない場合に
は、この空領域存在フラグをリセットして、空領域が存
在しないことを明示する。

ステップＳ４では、ステップＳ３で空領域存在フラグの
状態を基に、空き状態があるかないかを判別する。空領
域がある場合にはステップＳ５へ、ない場合にはステッ
プＳｌｌへ進む。ステップＳ５では、処理ブロック番号
レジスタに格納されている空領域番号で指定される空領
域のレンダリング処理を行なう。次にステップＳ６に進
み、他のプロセッサからシリアル通信路を経由して、プ
ロセッサ２１２ａのもつ暗黙に割りつけられた処理領域
中に空領域が有るか否かの問い合わせがあったか否かを
判断している。問合せがなかった場合にはステップＳ３
へ戻り、問合せがあった場合にはステップＳ７へ進む。

ステップＳ７ではステップＳ３と同様に空領域の存在を
チエツクし、空領域存在フラグを設定する。空領域が存
在した場合は、空領域の番号を空領域番号レジスタに設
定する。次にステップＳ８に進み、空領域存在フラグに
よりステップＳ７での判定結果を吟味し、空領域が存在
する場合はステップＳ９に進み、間合せてきたプロセッ
サへ空領域番号を返答してステップＳ６に戻る。一方、
空領域が存在しない場合はステップＳＩＯへ進み、空領
域無しであることを間合せてきたプロセッサへ返答して
、ステップＳ６に戻る。

一方、ステップＳ４で空き領域がないときはステップ＄
１１に進む。この時は、プロセッサ２１２ａに暗黙に割
当てられた小領域はすべて未処理状態ではなくなった状
況である。ここで、他のプロセッサに対し、空領域の存
在を尋ねるために、尋ねるべき他のプロセッサの番号を
間合せプロセッサ番号レジスタにセットする。次にステ
ップＳ１２に進み、間合せプロセッサ番号レジスタで指
定されたプロセッサに対して、空領域の有無を間合せ、
他のプロセッサに空領域が有れば、その空領域のレンダ
リング処理を行なう。空領域がなければ、ステップＳ１
２の処理を終えてステップＳ１３へ進む。ステップＳ１
２では更に、以上の処理中に他のプロセッサより空領域
の問合せがあった場合に空領域は無い旨を返答している
。

次に、ステップＳ１３に進み、次に尋ねるべき他のプロ
セッサ番号を間合せプロセッサ番号レジスタにセットす
る。そして、ステップＳ１４で、間合せプロセッサ番号
レジスタにセットされているプロセッサ番号の指すプロ
セッサに対し、ステップＳ１２と同様の処理を行なう。

次にステップＳ１５では、またもう一つの他のプロセッ
サ番号を間合せプロセッサ番号レジスタにセットし、ス
テップ３１６で、ステップＳ１２及びステップＳ１４と
同様の処理を行なう。本例では、ステップＳｌｌではプ
ロセッサ２１２ｂを、ステップＳ１３ではプロセッサ２
１２ｃを、ステップＳ１５ではプロセッサ２１２ｄを指
定している。また、ステップＳ１２．Ｓ１４．Ｓ１６は
同一の処理内容であり、第１８図にその詳細を示す。

第１８図は間合せるように指示されたプロセッサに空き
領域があるかどうかを間合せる処理を示すフローチャー
トである。

まずステップＳ２１で処理を開始すると、ステップＳ２
２で間合せプロセッサ番号レジスタで指定されたプロセ
ッサへ空き領域があるかを間合せる。ステップＳ２３で
返答の有無を見て、返答がまだ無い場合にはステップＳ
２４へ進む。ステップＳ２４では、他のプロセッサから
空領域の問合せが有るかどうかを判断し、他のプロセッ
サよりの空領域の問合せがあった場合はステップＳ２５
へ進み、間合せて来たプロセッサに対し、空領域は無い
旨を返答してステップＳ２４へ戻る。

ステップＳ２４で空領域の問合せが無い場合はステップ
Ｓ２３へ戻るが返答があった場合はステップＳ２６へ進
む、ステップＳ２６で空領域があったか否かを判断し、
空領域がある場合にはステップＳ２７へ、無い場合には
ステップＳ３０へ進む。ステップＳ２７では、他のプロ
セッサからの空き領域の問合せがあったか否かを判定し
、問合せが有る場合はステップＳ２８へ進み、間合せて
来たプロセッサに対して、空領域の無い旨を返答してス
テップＳ２７へ戻る。一方、ステップＳ２７で他のプロ
セッサよりの間合せがなかった場合はステップＳ２９に
進み、返答でうけた他のプロセッサの空き領域をレンダ
ワング処理してステップＳ２２へ戻る。ステップ３２６
で空領域が無い場合にはステップＳ３０へ進み、他のプ
ロセッサから、暗黙で割り付けられている領域に空領域
が有るか否かの問い合せを受けたか否かを判断し、問合
せを受けた場合は、ステップＳ３１で空領域が無い旨を
返答してステップＳ３０へ戻る。ステップＳ３０で問合
せを受けていない場合には、連の処理を終了してメイン
ルーチンに戻る。

以上、プロセッサ２１２ａの場合のプログラムを例に説
明をしたが、プロセッサ２１２ｂ〜プロセツサ２１２ｄ
に対しても、プログラムも暗黙に割付けられている小領
域が異なり、空領域の有無を間合せるプロセッサ番号が
異なるだけで、全く同様のプログラムで動作するもので
ある。

このようにして、第１３図で示されるスクリーン上の各
小領域が全て処理される。

（以下余白） ［データメモリからビデオフレームメモリへの画像デー
タの転送］ ここでは、演算部１０３内のデータメモリ１０７に格納
されている画像データを、モニタデイスプレィ１１１に
表示するために、ビデオメモリ１１０へ画像データを高
速に転送する処理を第１図及び第２０図を用いて説明す
る。第２０図は、本実施例で必要な部分だけを第１図か
ら抜粋したものである。第１図と同じ動作をするものは
同一番号を付して示している。

１０１０はアドレス発生器であり、第１図内の高速バス
Ｉ／Ｆ部１０８及び、システムバスＩ／Ｆ１０９部を合
わせたものである。１０７は演算部内のデータメモリ部
で、演算のための画像データを格納するメモリ部である
。説明を簡単にするために本実施例では、２０４８Ｘ２
０４８画素。

Ｒ，Ｇ、Ｂ画像データは各８ビツトの構成であるとする
。１０１１はアドレス発生器であり、アドレス発生器１
０１０と同様のものである。１０１２はビデオフレーム
メモリであり、１１１のモニタデイスプレィに表示する
ための画像データを格納するメモリである。説明を簡単
にするため、本実施例では、１２８０Ｘ１０２４画素、
１画素のＲ，Ｇ、Ｂは各８ビツトの構成であるとする。

また、１０１３”は表示変換器であり、ビデオフレーム
メモリ１０１２に蓄積されたデジタルビデオ画像データ
をアナログ画像にＤ／Ａ変換等する。１１１は、例えば
ＣＲＴ表示装置等のモニタであり、アナログ信号に従っ
て画像を表示する。本実施例では、モニタの解像度を１
２８０ｘ１０２４画素とする。

先ず、動作概略について説明すると、操作者は転送した
いデータメモリ部内の先頭アドレス、転送領域の主走査
／副走査方向の画素数、及び転送先のビデオフレームメ
モリ内の先頭アドレス等、この転送処理に必要な情報を
図示しないキーボードやマウスに代表されるポインティ
ングデバイス等を用いて指定する。これらの情報を基に
、メインｃｐｕ　ｉ　ｏ　ｉがシステムバス１１６を通
して該当する並列処理部１０３内のアドレス発生器１０
１０及びビデオフレームメモリ１１０内のアドレス発生
器１０１１にその旨を指示し、高速画像転送バス１１７
を経由して画像データを高速に転送する。

以下、詳細に動作原理を説明する。

第２１図は、アドレス発生器１０１０／１０１１の構成
を示すブロック図である。

図において、１０２００は、双方向のデータマルチプレ
クサ（ＭＰＸ）であり、システムデータ及び画像データ
の流れを切替える。１０２０１も同様にマルチプレクサ
であり、システムアドレスと内部発生アドレスを切替え
る。並列処理部１０３は、例えばＤＲＡＭ等で構成され
、ストローブ信号に従って、画像データを高速に読書き
することができる。

一方、１０２０５はＹレジスタであり、画像データの転
送開始Ｙアドレスを保持する。１０２０３はＲＯＷ　　
（行）カウンタであり、転送のための垂直同期（Ｖ−ｓ
ｙｎｃ）信号１０２１５によってＹレジスタ１０２０５
の内容をロードし、その後は同じく転送のための水平同
期（Ｈ−３ｙｎｃ）信号１０２１４によって１インクリ
メントされる。１０２０４はＸレジスタで、画像データ
の転送開始Ｘアドレスを保持する。１０２０２はカラム
（列）カウンタであり、Ｈ−Ｓｙｎｃ信号１０２１４に
よってＸレジスタ１０２０４の内容をロードし、その後
は転送のためのクロック（ＣＬＫ）信号１０２１３によ
って１インクリメントされる。１０２０７．１０２０８
はシフタで、それぞれ指令によって各カウンタ１０２０
２，１０２０３の出力（内部発生アドレス）をシフトす
る。１０２０６は制御レジスタであり、カラムカウンタ
１０２０２．行カウンタ１０２０３の出力を何れの方向
に何ビットシフトするかの情報を保持している。即ち、
レジスタ１０２０６＝Ｏなら“０″ビツト、＝−１なら
下位方向に“１”ビット、＝１なら上位方向に“１°。

ビットシフトする。以下、同様である。

また、１０２０９．１０２１０はレジスタで、シフタ１
０２０７，１０２０８を通過したアドレス情報に加える
べきアドレスデータを夫々保持する。１０２１１．１０
２１２は加算器であり、シフタ１０２０７，１０２０８
を通過したアドレス情報とレジスタ１０２０９．１０２
１０の内容を夫々加算する。

一方、１０２２１はＹレングスレジスタであり、画像デ
ータの転送Ｙレングスを保持する。１０２１９はＹカウ
ンタであり、■信号１０２１５でクリアされた後、Ｈ信
号１０２１４を入力する毎に＋１される。１０２２０は
比較器であり、Ｙカウンタ１０２１９の内容がＹレング
スレジスタ１０２１１の内容より小さい間は論理ルベル
の信号を出力する。また、１０２１８はＸレングスレジ
スタであり、画像データの転送Ｘレングスを保持する。

１０２１６はカウンタで、Ｈ信号１０２１４でクリアさ
れ、その後、クロック信号１０２１３を入力する毎に＋
１される。１０２１７は比較器であり、Ｘカウンタ１０
２．１６の内容がＸレングスレジスタ１０２１８の内容
より小さい間は論理ルベルの信号を出力する。１０２２
２はＡＮＤ回路であり、比較器１０２２０及び１０２１
７の出力が共に論理ルベルの間はＲＡＭｌＯ１２に対し
てチップイネーブル信号ＣＥを出力する。従って、この
ＣＥ倍信号出力されている間は、ストローブ信号に同期
して画像データをＲＡＭｌＯ１２に書込むことができる
。

以下、転送動作の具体例を説明する。

く等倍転送〉 演算部１０３内のデータメモリ部１０７の任意の（１２
８０Ｘ　１０２４）画素分の領域を等倍でビデオフレー
ムメモリ１０１２に転送する。この場合はメインＣＰＵ
　１０１は、以下の初期設定をする。

［データメモリ部］ Ｘレジスタ１０２０４＝Ｘ転送開始アドレスＹレジスタ
１０２０３＝Ｙ転送開始アドレスＭＰＸ１０２００＝高
速画像転送バス接続ＭＰＸ１０２０１＝内部アドレス使
用 レジスタ１０２０６＝０ レジスタ１０２０９、レジスタ１０２１０＝ＯＸレング
スレジスタ１０２１８＝１２８０Ｙレングスレジスタ１
０２２１＝１０２４［ビデオフレームメモリ］ Ｘレジスタ１０２０４＝Ｏ Ｙレジスタ１０２０３＝Ｏ ＭＰ１０２０３＝Ｏ高速画像転送バス接続ＭＰＸ１０２
０１＝内部アドレス使用 レジスタ１０２０６，１０２０９．１０２１０二〇 Ｘレングスレジスタ１０２１８＝１２８０Ｙレングスレ
ジスタ１０２２１＝１０２４このように初期設定した後
、メインＣＰＵｌ０１がスタートをかけると、データメ
モリ部１０７のアドレスＸ、Ｙで始まる（１２８０Ｘ１
０２４）画素分の画像データがビデオフレームメモリ１
０１２の番地（０，Ｏ）で始まるエリアに高速画像デー
タ転送される。

〈間引き転送〉 演算部１０３内のデータメモリ部１０７の任意の（１２
８０Ｘ１０２４）画素分の領域を１／２に間引きして、
ビデオフレームメモリ１０１２に転送する。この場合は
、メインＣＰＵＩ　０１は以下のように初期設定をする
。

［データメモリ部］ Ｘレジスタ１０２０４＝Ｘ転送開始アドレスＹレジスタ
１０２０３＝Ｙ転送開始アドレスＭＰＸ１０２００＝高
速画像転送バス接続ＭＰＸ１０２０１＝内部アドレス使
用 レジスタ１０２０６＝＋ル ラスタ１０２０９．１０２１０＝Ｏ Ｘレングスレジスタ１０２１８＝１２８０Ｙレングスレ
ジスタ１０２２１＝１０２４［ビデオフレームメモリ］ Ｘレジスタ１０２０４＝Ｏ Ｙレジスタ１０２０３＝Ｏ ＭＰＸＯ２０３＝Ｏ高ＸＯ２０３＝Ｏ高速；０ Ｘレングスレジスタ１０２１８＝１２８０Ｙレングスレ
ジスタ１０２２１＝１０２４このように初期設定した後
、メインＣＰＵｌ０１がスタートをかけると、データメ
モリ部１０７のアドレスＸ，Ｙで始まる（１２８０Ｘ１
０２４）画素分の画像データがビデオフレームメモリ１
０１２の番地（０，Ｏ）で始まるエリアに間弓き転送さ
れる。この間引きは、データメモリ部１０７のＸ，Ｙ共
に、上位方向への１ビツトシフトであるため、Ｘ，Ｙ方
向にそれぞれ１／２である。

〈ｋ回分側転送〉 この項では、画像データをに回に分けて転送する場合を
考える。

第２２図は本実施例の画像データの転送動作を説明する
概念図である。

図において、１０３１はデータメモリ部１０７の一部、
１０３３はビデオフレームメモリ１０１２の一部を示す
。尚、ビデオフレームメモリ１０１２の内容は予めクリ
アしておく。Ｋ＝４回とすると、データメモリ１０７の
画像データ１０３１を（２Ｘ２）画素毎にブロック化し
、例えば１回目は○印の全部、２回目はΔ印の全部、３
回目はｘ印の全部、４回目は口印の全部の如（して順に
４画面を転送する。このように転送すると、１回目の転
送終了時点でモニタ１１１によりＯ印から成る全体の概
略画像を素早（把握できる。更に、この時の画像データ
転送に要する時間は、全画像データを転送した場合に比
べ、１／４となる。

また別の例として、データメモリ１０７の画像データ１
０３２とビデオフレームメモリ１０１２の画像データ１
０３３の関係がある。この場合もに＝４回であるが、デ
ータメモリ１０７の画像データ１０３２を図示のごとく
間引いて転送することにより、ビデオフレームメモリ１
０１２の画像データ１０３３はＸ，Ｙ方向共に１／２に
縮小されたものとなる。

この時の転送動作の具体例を説明する。

〈４分割等倍転送〉 データメモリ部１０７のアドレス（０．０）で始まる（
１　２８０Ｘ　ｌ　０２４）画素分の画像データをビデ
オフレームメモリ１０１２のアドレス（０，Ｏ）で始ま
るエリアに等倍で転送するもので、Ｋ＝４回とする。こ
の場合はメインＣＰ’ＵＩＯ１は以下の初期設定をする
。尚、特に記載しない場合は上述実施例と同様に考える
。

［ビデオフレームメモリ］ Ｘレジスタ１０２０４＝０ Ｙレジスタ１　０２０３＝Ｏ ｘレングスレジスタ１０２１８＝１２８０Ｙレングスレ
ジスタ１０２２１＝１０２４レジスタ１０２０６＝Ｏ ＭＰ１０２０６＝Ｏ高速画儂転送バス接続ＭＰＸ１０２
０１＝内部アドレス使用 ［データメモリ部］ Ｘレジスタ１０２０４＝Ｏ Ｙレジスタ１０２０５＝０ レジスタ１０２０６＝＋ル ラスタ１０２０９．１０２１０（７）内容は転送１回ご
とに異なる。

画像データ○印の転送時は、 レジスタ１０２０９＝０ レジスタ１０２１０＝０ 画像データΔ印の転送時は、 レジスタ１０２０９＝ル ジメタ１０２１０＝０ 画像データＸ印の転送は、 レジスタ１０２０９＝０ レジスタ１０２１０＝１ 画像データロ印の転送時は、 レジスタ１０２０９＝ル ラスタ１０２１０＝１ 〈４分割間引き転送〉 この場合はＸ、Ｙ共に１／２倍であり、Ｋ＝４回とする
。この場合はメインＣＰＵｌ０Ｉは以下のように初期設
定をする。

［データメモリ部］ レジスタ１０２０６＝＋２ 同じくレジスタ１０２０９．１０２１０の内容は転送１
回ごとに異なる。

画像データ○印の転送は、 レジスタ１０２０９＝０ レジスタ１０２１０＝０ 画像データΔ印の転送時は、 レジスタ１０２０９＝２ レジスタ１０２１０＝０ 画像データＸ印の転送は、 レジスタ１０２０９＝０ レジスタ１０２１０＝２ 画像データロ印の転送時は、 レジスタ１０２０９＝２ レジスタ１０２１０＝２ 本実施例では、並列演算部１０３のデータメモリ１０７
とビデオメモリ１１０の間での画像データ転送の説明を
したが、並列演算部１０３が複数個同一システム内に存
在する場合の、データメモリ部間での画像データ転送に
も使用できることは容易に推察できる。

また本実施例では、転送する画像データのサイズは、１
２８０ｘ１０２４画素で説明したが、このサイズに限ら
ないことも推察できる。更に、分割転送及び、間引き転
送の際の分割数、間引き率もこれに限定するものでない
。

本実施例のシステムの様に、データメモリ部１０７とビ
デオメモリ１１０とを分散させて待つことにより、並列
演算部１０３のデータメモリ１゜７の画像サイズは、モ
ニタデイスプレィ１１１の解像度、更には、ビデオメモ
リ１１０のデータサイズに係らず、任意のサイズのデー
タメモリ、例えば１０２４Ｘ１０２４画素、２０４８ｘ
２０４８画素、４０９６Ｘ４０９６画素等を接続するこ
とができる。

［大容量外部記憶装置からデータメモリへの画像データ
の転送］ ここでは、大容量外部記憶装置１０２に格納されている
、画像データを並列演算するためにデータメモリ部へ転
送する処理を第１図、及び第１９図を用いて説明する。

先ず、操作者が処理したい画像データファイル名、画像
データの主走査、副走査方向の画素数、転送先のデータ
メモリ部内のアドレス等、この処理に必要な情報を図示
しないキーボード等で指定する。これに−より、メイン
ＣＰＵ　１０１が大容量外部記憶装置１０２内の該当す
る画像データファイルをアクセスして画像データを読出
し、システムバス１１６を経由して、データメモリ部１
０７内の該当するアドレスにデータメモリ部１０７内の
画像データに従って、画像データを書込む。

詳細に説明すると、大容量外部記憶装置１０２には、画
像データが１次元の画像データとして記憶されているも
のとする。また説明を簡単にするために、画像データは
Ｒ，Ｇ、Ｂ各々８ビットで構成され、画素順次に外部記
憶装置１０２に格納されているものとする。また、デー
タメモリ部１０７のデータ構造は、１画素２４ビツトで
あり、８ビツト毎のＲ，Ｇ、Ｂの順であるとする。

この大容量外部記憶装置１０２に格納されている１次元
画像データを２次元の画像データとしてデータメモリ部
１０７に格納するためには、第１９図に示すフローチャ
ートに従ってメインＣＰＵ１０１が処理を行なう。

先ずＣＰＵＩ　Ｏ１は、ステップ、Ｓ４１で指定された
ファイルをオーブンし、ステップＳ４２で指定されたデ
ータメモリ内の先頭アドレスを計算する。その後ステッ
プＳ４５で、■ライン分の画像データ、本実施例の場合
は主走査方向の画素数（Ｒ，Ｇ、Ｂのバイト数＝３バイ
ト）をシステムバス１１６から読込み、ステップＳ４６
でデータメモリ１０７上に１ライン分の画像データを書
込む。次にステップＳ４７で、ラインの先頭アドレスを
計算する。この処理を、副走査方向のライン数分繰り返
した後、ステップＳ４４で１画面の走査線・に応じた回
数だけ繰返すとステップＳ４９に進み、オーブンしてい
る画像データファイルをクローズして処理を終了する。

本実施例では、画像データをロードする場合で説明した
が、画像データの格納も行なえることは容易に推察でき
る。また、外部記憶装置１０２に格納されている画像デ
ータのデータ構造及びデータメモリ１０７上の画像デー
タ構造は、上記で説明したデータ構造に限るものでない
ことも容易に推察できる。

〈他の実施例〉 ここでは、演算部１０４内にあるプロセッサ２１２ａ〜
ｄを直列に接続し、パイプライン的に接続した場合の動
作を第２図と第２３図を用いて説明する。第２３図は、
本実施例の概念図である。

この第２３図に於て、第２図と同じ動作を行なうものに
は、同一の番号を付けである。

図中、１０４００．１０４０１は、プロセッサとブロッ
クメモリ間のアクセスを、１０４０２゜１０４０３は、
プロセッサ間のシリアル通信路を示している。この例は
、夫々のプロセッサに別々の処理をさせ、かつ、あるプ
ロセッサの演算結果を別のプロセッサの入力データとし
、それぞれの処理を連続的に行なうものである。

この例のアプリケーションとして本実施例では、データ
メモリ部１０７に格納されているＲ（レッド）、Ｇ（グ
リーン）、Ｂ（ブルー）、Ｗ（付加情報）の各８ビツト
、即ち、１画素４バイトからなる画像データの「色変換
処理」、画像データを「拡大処理」した後にカラープリ
ンタに出力するためにｒＲＧＢデータからＹＭＣデータ
への変換処理」からなる以上３種の処理を連続的に処理
する場合を考える。各々の処理フローを、第２３図内の
プログラムメモリ２１３ａ−ｃのフローチャートとして
示す。

説明を簡単にするために、処理する画像データのサイズ
は１０２４ｘ１０２４画素、１画素４バイト構成とし、
またデータメモリ部１０７内の１つのブロックメモリの
サイズは、１Ｍバイト（５１２Ｘ５１２画素×４バイト
）とする。処理される画像データは予めシステムバスや
高速画像データ転送バスを通して、例えばデータメモリ
部ｌＯ７内のブロックメモリＭ　Ｂ　Ｏ（２１０ａ）、
　Ｍ　Ｂ　１　（２１０ｂ）、　Ｍ　Ｂ　４　（２１０
ｅ）、　Ｍ　Ｂ　５　（２１０ｆ）の４つのメモリブロ
ックに転送されているものとする。また夫々の処理プロ
グラムは、外部記憶装置１０２に既に格納されているも
のとする。

先ず、操作者が上記の３種類の画像処理を、例えば、プ
ロセッサ２１２ａが「色変換処理」を、プロセッサ２１
２ｂが「拡大処理」を、プロセッサ２１２ｃがｒＲＧＢ
データがらＹＭＣデータへの変換処理」を行なう旨を２
図示しないキーボード等で指定するものとする。またブ
ロックメモリを使用するプロセッサのデータメモリの割
付けの指定は、本実施例ではプロセッサ２１２ａがＭＢ
Ｏ，１，４，５から画像データを読出し、プロセッサ２
１２ｃが、例えばＭＢ２，３，６．７の４ブロツクに対
して、演算結果を出力する様に割付ける指定を行なう。

更にプロセッサのシリアル通信路の設定、本実施例では
、プロセッサ２１２ａの出力側のシリアル通信路をプロ
セッサ２１２ｂの入力側のシリアル通信路に、プロセッ
サ２１２ｂの出力側のシリアル通信路をプロセッサ２１
２Ｃの入力側のシリアル通信路に接続する旨を指定する
。

この指定により、メインＣＰＵ　１０１は外部記憶装置
１０２に格納されている夫々のプログラムを指定された
プロセッサに、前述した［各プロセッサへのプログラム
のダウンロード］の項に説明されている手段を用いてダ
ウンロードする。更に各プロセッサのシリアル通信路の
設定は、前述した［プロセッサの通信路の接続状態の設
定法］の項に説明されている手段を用いて設定する処理
を行なう。

これらの初期設定後、各々のプロセッサが各々の処理を
開始する。先ずプロセッサ２１２ａがブロックメモリ１
０７に格納されている画像データを前記［ブロックアク
セス方式］の項に記載されている方式に基づいてアクセ
スして画像データを読出す。そして、プログラムメモリ
２１３ａに格納されているプログラムコードに従った所
定の処理、例えば本実施例の場合は、第２３図内の２１
３ａで示されたフローチャートに則した色変換処理を行
なう。

その後、プロセッサ２１２ａの出力側のシリアル通信路
に演算結果の画像データを随時出力される。一方、プロ
セッサ２１２ｂは、プロセッサ２１２ａが処理した画像
データ、即ち、入力側のシリアル通信路から随時入力さ
れて（る画像データを読込み、プログラムメモリ２１３
ｂに格納されているプログラムコードに従った所定の処
理、本実施例の場合は拡大処理を施し、プロセッサ２１
２ａと同様に出力側のシリアル通信路に演算結果の画像
データを随時出力する。更に、プロセッサ２１２ｃもプ
ロセッサ２１２ｂと同様に、シリアル通信路から随時入
力されて（る画像データを読取り、プログラムメモリ２
１３ｃに格納されているプログラムコードに従った所定
の処理、例えば本実施例の場合は、プログラムメモリ２
１３Ｃに格納されているＲＧＢ−ＹＭＣ変換を施し、該
当するブロックメモリ内の画素位置に画像データを前記
［ブロックアクセス方式］の項に記載されている方式に
基づいて書込む。

本実施例に示すように、各プロセッサが有するシリアル
通信路を使用することにより、複数のプロセッサをパイ
プライン的に接続した処理が可能となる。

本実施例では、中間のプロセッサ２１２ｂが画像メモリ
を使用しない例を説明したが、画像メモリを使用するよ
うな処理の場合にも対応できることは容易に推察できる
。

また本実施例では３個のプロセッサの場合であったが、
この数はこれに限らないことも容易に推察できる。更に
入力側のブロックメモリと出力側のブロックメモリをそ
れぞれ別々の領域で説明したが、同一の領域の場合には
、［バスコントローラの動作］の項で記載している手段
を用いることにより可能となる。ブロックメモリをアク
セスするプロセッサのメモリアクセス方法は、「ブロッ
クアクセス」に限らず、［画素アクセス方式の項に記載
されている方式でも良いことも容易に推察できる。

以上説明したように本実施例によれば、演算処理部とデ
ータメモリ部の間に、バス接続・交換部及びバス接続・
交換制御部を設けたことにより、画像演算の並列化に柔
軟性の高い並列演算部が構成できた。また、並列演算部
とは別にビデオフレームメモリを有することにより、シ
ステムで扱う画像サイズが、デイスプレィ装置に依存し
ない構成を可能としている。また、高速イメージ転送バ
スで画像データの転送を行なうことにより、画像の転送
に要する時間をも節約することが可能となった。

［発明の効果］ 以上説明したように本発明によれば、プログラマブルな
複数の演算要素により、メモリに記憶されている画像デ
ータを、メモリブロック単位に並行して処理できる効果
がある。

【図面の簡単な説明】

第１図は本実施例の画像処理システムの概略構成を示す
ブロック図、 第２図は並列演算部の構成をさらに詳細に説明した図、 第３図はプロセッサ間のシリアル通信路の交換・制御部
を示すブロック図、 第４図はデータメモリ部のアドレマツビングを説明する
ための図、 第５図はメモリブロックの概念図、 第６図はプロセッサが発生するアドレスデータの構造を
示す図、 第７図はバスセレクタのデータ信号線の詳細を示す図、 第８図はパスセレクタのアドレス信号線の詳細を示す図
、 第９図は１−１６セレクタの詳細図、 第１０図は１−４セレクタの詳細図、 第１１図は４−１セレクタの詳細図、 第１２図はバスコントローラの詳細図、第１３図はレイ
トレーシング法の原理を説明するための図、 第１４図はメモリブロックの概念図、 第１５図はプロセッサのシリアル通信路の接続状態を説
明するための図、 第１６図はブロックアクセスによる並列演算処理を説明
するフローチャート、 第１７図は空領域を探索し、空領域番号をセットする処
理を示すフローチャート、 第１８図は他プロセツサの空領域を探索する処理を示す
フローチャート、 第１９図は大容量外部記憶装置からデータメモリへの画
像データ転送を示すフローチャート、第２０図はデータ
メモリからビデオフレームメモリへの画像データの転送
を説明する概念図、第２１図はアドレス発生器の詳細図
、 第２２図は間引き転送を説明するための概念図、そして 第２３図は他の実施例のパイプライン処理を説明する概
念図である。 図中、１０１・・・メインＣＰＵ、１０２・・・大容量
外部記憶装置、１０３・・・並列処理部、１０４・・・
並列演算部、１０５・・・バス接続・交換制御部（バス
コントローラ）、１０６・・・バス接続・交換部（バス
セレクタ）、１０７・・・データメモリ部、１０８・・
・システムバスのＩ／Ｆ部、１０９・・・高速バスのＩ
／Ｆ部、１１０・・・ビデオメモリ部、１１１・・・ビ
デオデイスプレィ、１１５・・・イメージスキャナ、１
１６・・・システムバス、１１７・・・高速バス、２０
０・・・レジスタ、２１２ａ〜２１２ｄ・・・プロセッ
サ、６０１ａ〜６０１ｄ・・・バッファ、６０２・・・
遅延回路、６０４・・・デコーダ、６０５・・・衝突検
出器、６０７・・・コントローラである。 特許出願人　　　キャノン株式会社 第４図 第１０図 第１１図 第２２図

Claims (4)

【特許請求の範囲】
1. （１）プログラム可能な複数の演算要素と、前記演算要
   素同士を接続する交信手段と、 複数のメモリブロックに分割され、前記メモリブロック
   のそれぞれは前記演算要素のそれぞれより独立してアク
   セス可能な画像メモリ手段と、前記演算要素のそれぞれ
   を独立して動作させるとともに、前記演算要素により前
   記画像メモリ手段を前記メモリブロック単位でアクセス
   するか、或は前記メモリブロックの最小画素単位でアク
   セスするように制御する制御手段と、 を備えることを特徴とする画像処理装置。
2. （２）前記制御手段は、前記演算要素のそれぞれの優先
   順位を設定し、前記演算要素より前記画像メモリ手段へ
   のアクセス要求が競合したときには前記優先順位に従つ
   てアクセス可能な演算要素を決定するようにしたことを
   特徴とする請求項第１項に記載の画像処理装置。
3. （３）前記制御手段は前記演算要素のそれぞれの制御プ
   ログラムを作成し、前記制御プログラムを各演算要素に
   ダウンロード可能なプログラムロード手段を更に含むこ
   とを特徴とする請求項第１項に記載の画像処理装置。
4. （４）前記演算要素の個数及び前記画像メモリ手段の容
   量はそれぞれ独立に変更可能であることを特徴とする請
   求項第１項に記載の画像処理装置。