JPH0415716A - 定電圧源回路 - Google Patents
定電圧源回路Info
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- JPH0415716A JPH0415716A JP11543590A JP11543590A JPH0415716A JP H0415716 A JPH0415716 A JP H0415716A JP 11543590 A JP11543590 A JP 11543590A JP 11543590 A JP11543590 A JP 11543590A JP H0415716 A JPH0415716 A JP H0415716A
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- circuit
- constant voltage
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- voltage
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
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- Control Of Electrical Variables (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電圧源回路に関するものである。
従来、このような分野の技術としては、例えば+”A
l l?cHI LD社+7)ECL 100にカタロ
グ第2頁に示されt:ものかある。第2図により、この
従来回路を説明する。この定電圧源回路は、バイポーラ
トランジスタと抵抗を図示の通りに組み合せて構成され
る。この回路の定電圧出力V。8は、次の式(])%式
% すなわち、定電圧出力Vcsは各パイポーラトランジス
タのベース・エミッタ間電圧VBEと抵抗R1゜R2の
値が決まっておれば、一定の値となる。
l l?cHI LD社+7)ECL 100にカタロ
グ第2頁に示されt:ものかある。第2図により、この
従来回路を説明する。この定電圧源回路は、バイポーラ
トランジスタと抵抗を図示の通りに組み合せて構成され
る。この回路の定電圧出力V。8は、次の式(])%式
% すなわち、定電圧出力Vcsは各パイポーラトランジス
タのベース・エミッタ間電圧VBEと抵抗R1゜R2の
値が決まっておれば、一定の値となる。
ところが、第2図の回路では温度特性は改善することが
できても、電源電圧変動に対しては定電圧出力■。8も
変動する欠点があった。すなわち、ベース・エミッタ間
電圧vBEにはコレクタ電流依存性があるため、電源電
圧変動によってコレクタ電流が変動すると、ベース・エ
ミッタ間電圧VBEが変動して(1)式により定電圧出
力V。8が変動してしまう。
できても、電源電圧変動に対しては定電圧出力■。8も
変動する欠点があった。すなわち、ベース・エミッタ間
電圧vBEにはコレクタ電流依存性があるため、電源電
圧変動によってコレクタ電流が変動すると、ベース・エ
ミッタ間電圧VBEが変動して(1)式により定電圧出
力V。8が変動してしまう。
そこで本発明は、電源電圧変動に対しても一定の電圧を
出力することのできる定電圧源回路を提供することを目
的とする。
出力することのできる定電圧源回路を提供することを目
的とする。
本発明に係る定電圧源回路は、所定の直流電源の正、負
の端子から電力の供給を受けて動作する回路において、
互いに直列接続された第1の抵抗手段と第1の接合型半
導体素子との第1の直列回路を含み、第1の抵抗手段の
電圧降下と第1の接合型半導体素子のバンドギャップと
により定まる値の定電圧を出力する第1の回路と、第1
の抵抗手段に並列接続された第2の抵抗手段と第1の接
合型半導体素子に並列接続された第2の接合型半導体素
子とが互いに直列接続された第2の直列回路を含み、正
、負の端子間の電圧変動による第1の直列回路の電流変
動分を補償する第2の回路とか前述の正、負の端子間に
接続されていることを特徴とする。
の端子から電力の供給を受けて動作する回路において、
互いに直列接続された第1の抵抗手段と第1の接合型半
導体素子との第1の直列回路を含み、第1の抵抗手段の
電圧降下と第1の接合型半導体素子のバンドギャップと
により定まる値の定電圧を出力する第1の回路と、第1
の抵抗手段に並列接続された第2の抵抗手段と第1の接
合型半導体素子に並列接続された第2の接合型半導体素
子とが互いに直列接続された第2の直列回路を含み、正
、負の端子間の電圧変動による第1の直列回路の電流変
動分を補償する第2の回路とか前述の正、負の端子間に
接続されていることを特徴とする。
本発明の構成によれば、電源電圧変動による第1の直流
回路での電流変動分は、第2の回路で引き抜かれ、補償
されることになる。
回路での電流変動分は、第2の回路で引き抜かれ、補償
されることになる。
以下、添付図面を参照して本発明の詳細な説明する。
第1図は実施例に係る定電圧源回路の回路図である。こ
の定電圧源回路は、半導体pn接合のバンドギャップを
利用して定電圧を出力する第1の回路としての電源回路
と、電源電圧変動による電流変動分を補償する第2の回
路としてのカレントミラー回路により構成される。電源
回路は直列接続された抵抗r1とダイオードD2を有し
、これとカレントミラーの関係において、抵抗r2、バ
イポーラトランジスタQ2□および抵抗r3の直列回路
を含んでいる。一方、カレントミラー回路はダイオード
D2に並列接続されたダイオードD1と、抵抗Roと、
この抵抗R8にコレクタが接続されたバイポーラトラン
ジスタQ11を有し、バイポーラトランジスタQ11の
ベースはバイポーラトランジスタQ21のベースに接続
されている。
の定電圧源回路は、半導体pn接合のバンドギャップを
利用して定電圧を出力する第1の回路としての電源回路
と、電源電圧変動による電流変動分を補償する第2の回
路としてのカレントミラー回路により構成される。電源
回路は直列接続された抵抗r1とダイオードD2を有し
、これとカレントミラーの関係において、抵抗r2、バ
イポーラトランジスタQ2□および抵抗r3の直列回路
を含んでいる。一方、カレントミラー回路はダイオード
D2に並列接続されたダイオードD1と、抵抗Roと、
この抵抗R8にコレクタが接続されたバイポーラトラン
ジスタQ11を有し、バイポーラトランジスタQ11の
ベースはバイポーラトランジスタQ21のベースに接続
されている。
上記回路において、抵抗Roに流れる電流11、は、ダ
イオードDIのレベルシフト電圧をVDlとすると、 1 − (Voc−V、1)/Ro ・ (2
)となる。すると、カレントミラーの原理により、ダイ
オードD に流れる電流112は I12” 111 − (Vco−VDl)/Ro −(3)となる
。一方、出力電圧V はダイオードD2UT のレベルシフト電圧をV 1これに流れる電流を■2□
とすると、 V −V十rI ・・・(4)OLI
T D2 1 21となる。したが
って、カレントミラーの原理により、抵抗r3に流れる
電流I22は I22″″’2l −vD2+ r、 I 2. −= (
5)となる。一方、ダイオードD2とバイポーラトラン
ジスタQ21のバンドギャップの原理から、バイポーラ
トランジスタQ2、のベース・エミッタ間電圧VBEを
■8とすると、 122 ” (V D2 V x ) / r 3
”・(6)となる。従って、上記(5)、(
6)式より! =(vD2−vx)/r3 ・
・・(7)となり、(4)式と(7)式から、 V −V+r! OUT D2 1 21 −v + (VD2−Vx)/r3−= (8)とな
る。
イオードDIのレベルシフト電圧をVDlとすると、 1 − (Voc−V、1)/Ro ・ (2
)となる。すると、カレントミラーの原理により、ダイ
オードD に流れる電流112は I12” 111 − (Vco−VDl)/Ro −(3)となる
。一方、出力電圧V はダイオードD2UT のレベルシフト電圧をV 1これに流れる電流を■2□
とすると、 V −V十rI ・・・(4)OLI
T D2 1 21となる。したが
って、カレントミラーの原理により、抵抗r3に流れる
電流I22は I22″″’2l −vD2+ r、 I 2. −= (
5)となる。一方、ダイオードD2とバイポーラトラン
ジスタQ21のバンドギャップの原理から、バイポーラ
トランジスタQ2、のベース・エミッタ間電圧VBEを
■8とすると、 122 ” (V D2 V x ) / r 3
”・(6)となる。従って、上記(5)、(
6)式より! =(vD2−vx)/r3 ・
・・(7)となり、(4)式と(7)式から、 V −V+r! OUT D2 1 21 −v + (VD2−Vx)/r3−= (8)とな
る。
上記(8)式をみると、出力V は電源電圧UT
Vcoに依存しないようにろえるが、ダイオードDのレ
ベルシフト電圧は電源電圧Vccの変動に依存して僅か
に変動し、従って出力V はLIT v −v +α・ΔVcc ・・・(
9)OUT const と表わされる。ここで、■ 、一定値、const ΔV 、電源電圧■。0の変動分とする。
ベルシフト電圧は電源電圧Vccの変動に依存して僅か
に変動し、従って出力V はLIT v −v +α・ΔVcc ・・・(
9)OUT const と表わされる。ここで、■ 、一定値、const ΔV 、電源電圧■。0の変動分とする。
C
そこで、上記(9)式においてΔvccの項を打ち消し
得るように1 を定める。ΔVCCによる抵抗r を流
れる電流の変動分は、ΔVoc/r1て表わすことがで
きるから、電源電圧V かΔVccC 増加した分、すなわち Δl −Δ ((Vcc−VDl)/Ro)一ΔV c
c/ R。
得るように1 を定める。ΔVCCによる抵抗r を流
れる電流の変動分は、ΔVoc/r1て表わすことがで
きるから、電源電圧V かΔVccC 増加した分、すなわち Δl −Δ ((Vcc−VDl)/Ro)一ΔV c
c/ R。
となるようにすればよい。従って、ΔV cc/ r
1〜ΔV /Rとなればよいのであるから、RoCC
O −r となるときに、出力■ は電源電圧V。01
、 OUTの変
動に依存せず、一定となることがわかる。
1〜ΔV /Rとなればよいのであるから、RoCC
O −r となるときに、出力■ は電源電圧V。01
、 OUTの変
動に依存せず、一定となることがわかる。
[発明の効果〕
以上、詳細に説明した通り本発明では、電源電圧変動に
よる第1の直流回路での電流変動分は、第2の回路で引
き抜かれて補償されることになる。
よる第1の直流回路での電流変動分は、第2の回路で引
き抜かれて補償されることになる。
このため、電源電圧変動に対しても一定の電圧を出力す
ることのできる定電圧源回路を提供することかできる。
ることのできる定電圧源回路を提供することかできる。
第1図は本発明の実施例に係る定電圧源回路の回路図、
第2図は従来の定電圧源回路の回路図である。 D 、D ・・・ダイオード、Q 、Q ・・
・バイポラトランジスタ。
第2図は従来の定電圧源回路の回路図である。 D 、D ・・・ダイオード、Q 、Q ・・
・バイポラトランジスタ。
Claims (1)
- 【特許請求の範囲】 1、所定の直流電源の正、負の端子から電力の供給を受
けて動作する定電圧源回路において、互いに直列接続さ
れた第1の抵抗手段と第1の接合型半導体素子との第1
の直列回路を含み、前記第1の抵抗手段の電圧降下と前
記第1の接合型半導体素子のバンドギャップとにより定
まる値の定電圧を出力する第1の回路と、 前記第1の抵抗手段に並列接続された第2の抵抗手段と
前記第1の接合型半導体素子に並列接続された第2の接
合型半導体素子とが互いに直列に接続された第2の直列
回路を含み、前記正、負の端子間の電圧変動による前記
第1の直列回路の電流変動分を補償する第2の回路と、 が前記正、負の端子間に接続されていることを特徴とす
る定電圧源回路。 2、前記第1および第2の接合型半導体素子はトランジ
スタまたはダイオードである請求項1記載の定電圧源回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11543590A JPH0415716A (ja) | 1990-05-01 | 1990-05-01 | 定電圧源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11543590A JPH0415716A (ja) | 1990-05-01 | 1990-05-01 | 定電圧源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0415716A true JPH0415716A (ja) | 1992-01-21 |
Family
ID=14662494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11543590A Pending JPH0415716A (ja) | 1990-05-01 | 1990-05-01 | 定電圧源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0415716A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07104874A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 基準電圧発生回路 |
WO2014200027A1 (ja) * | 2013-06-12 | 2014-12-18 | シャープ株式会社 | 電圧発生回路 |
WO2014208339A1 (ja) * | 2013-06-27 | 2014-12-31 | シャープ株式会社 | 電圧発生回路 |
-
1990
- 1990-05-01 JP JP11543590A patent/JPH0415716A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07104874A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 基準電圧発生回路 |
WO2014200027A1 (ja) * | 2013-06-12 | 2014-12-18 | シャープ株式会社 | 電圧発生回路 |
WO2014208339A1 (ja) * | 2013-06-27 | 2014-12-31 | シャープ株式会社 | 電圧発生回路 |
JPWO2014208339A1 (ja) * | 2013-06-27 | 2017-02-23 | シャープ株式会社 | 電圧発生回路 |
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