JPH04156722A - D/a converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＡ変換器に関し、特に集積回路に適したＤ／
Ａ変換器に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a DA converter, and in particular to a DA converter suitable for integrated circuits.
Regarding A converter.
一般に、デジタル・アナログ混在ＬＳＩにおいては、デ
ジタル部の雑音がアナログ部に回り込むため、その影響
を受けにくいアナログ回路を構成する必要がある。特に
、ＭＯ３集積回路のＤ／Ａ変換器や出力ホールド回路は
、全平衡化して同相雑音除去能力を向上させる傾向にあ
る。Generally, in digital/analog mixed LSIs, noise from the digital section circulates into the analog section, so it is necessary to configure an analog circuit that is not easily affected by the noise. In particular, the D/A converter and output hold circuit of the MO3 integrated circuit tend to be fully balanced to improve the common mode noise removal ability.
従来のＤ／Ａ変換器、例えば全差動型のＤ／Ａ変換器に
おける出力ホールド回路は、アナログＧＮＤに対して対
称な正極性電圧および負極性電圧のＤ／Ａ変換をつかさ
どる２つの容量アレイを有し、これら２つの容量アレイ
の加算ノードをそれぞれ差動出力演算増幅器の仮想接地
点に接続し、この演算増幅器のフィードバック容量との
間でスイッチトキャバシタ増幅器（以下、ＳＣ増幅器と
称す）を構成している。通常、Ｄ／Ａ変換器における出
力ホールド回路は前記ＳＣ増幅器楕構成れることが多い
が、オフセットエラーを除去するため、前記演算増幅器
のフィードバック容量の電荷をリセットしなければなら
ず、クロックサイクルの中で必ず１度は仮想接地点を前
記演算増幅器の出力に低インピーダンスに接地している
。そのために、かかるホールド回路の出力は時間連続し
たホールド電圧にならず、電荷リセット時にアナログＧ
ＮＤ電圧を出力してしまう。この出力ホールド回路は差
動出力により出力信号の両極性電圧をホールドすること
がきるため、出力ホールドのセットリング開始時にお互
い逆極性に充電されたホールド容量の並列接続を行うこ
とにより、ホールド電荷のリセットが瞬時におこなわれ
、その才まセットリングへ移行する。従って、Ｄ／Ａ変
換器は電荷リセットのためのサイクルをもうける必要が
なく、時間連続したホールド電圧出力かえられる。The output hold circuit in a conventional D/A converter, such as a fully differential D/A converter, has two capacitor arrays that are in charge of D/A conversion of positive and negative voltages that are symmetrical with respect to analog GND. The summing nodes of these two capacitor arrays are each connected to the virtual ground point of a differential output operational amplifier, and a switched capacitor amplifier (hereinafter referred to as an SC amplifier) is connected between the feedback capacitance of the operational amplifier and the summing node of these two capacitor arrays. It consists of Normally, the output hold circuit in a D/A converter is often configured with the above-mentioned SC amplifier, but in order to eliminate offset errors, the charge of the feedback capacitor of the operational amplifier must be reset, and during the clock cycle. At least once, a virtual ground point is grounded to the output of the operational amplifier at low impedance. Therefore, the output of such a hold circuit does not become a time-continuous hold voltage, and when the charge is reset, the analog G
The ND voltage will be output. This output hold circuit can hold the bipolar voltage of the output signal through differential output, so by connecting in parallel hold capacitors charged with opposite polarities at the start of output hold settling, the hold charge can be reduced. The reset is instantaneous, and you move to the set ring. Therefore, the D/A converter does not need to provide a cycle for charge reset, and the hold voltage output can be changed continuously over time.
第３図はかかる従来の一例を示すＤ／Ａ変換器の回路図
である。FIG. 3 is a circuit diagram of a D/A converter showing an example of such a conventional device.
第３図に示すように、このＤ／Ａ変換器は重なりのない
２相クロツクφ１およびφ２で動作し、５ビツトのサイ
ンマグニチュード方式シグナル・コードのラッチ出力１
と、ラッチ出力１をクロックφ１＝Ｈ（セットリングサ
イクル〉の期間だけ出力を許可するＮＡＮＤ回路２と、
ＮＡＮＤ回路２の出力がＨ（ハイ）ならばＩＣ−１６Ｃ
からなる容量列の下部電極を基準電圧ＶＲＥＦ＋側にス
イッチし且つこの出力がＬ（ロウ）ならば基準電圧ＶＲ
ＥＦ−側にスイッチする正極性容量アレイＤ／Ａ変換部
３と、ＮＡＮＤ回路２の出力がＨならばＩＣ−１６Ｃか
らなる容量列の下部電極をＶＲＥＦ−側にスイッチし且
つその出力がＬならば、ＶＲＥＦ＝ｌＩｌにスイッチす
る負極性容量アレイＤ／Ａ変換部４と、符号ビットによ
って正極性と負極性の容量アレイＤ／Ａ変換部３，４の
加算ノードおよび後述する演算増幅器１２の２つの仮想
接地端子の切り替えを行うクロススイッチ５と、セット
リングサイクルにおいて接続するスイッチ８と、クロッ
クφ２がホールドサイクルにおいて出力電圧を保持する
ためのホールド容量９と、ホールド容量９と逆極性の電
荷を保持するリセット容量１０と、ホールドサイクルお
よびセットリングサイクル間の遷移時にリセット容量１
０の端子極性を切替えるスイッチ１１と、差動出力演算
増幅器１２と、ホールドサイクルにおいて接続するスイ
ッチ１５とを有して構成される。As shown in Figure 3, this D/A converter operates with non-overlapping two-phase clocks φ1 and φ2, and outputs a latch output of 5-bit sine-magnitude signal code.
and a NAND circuit 2 that allows output of latch output 1 only during the period of clock φ1=H (setting cycle);
If the output of NAND circuit 2 is H (high), IC-16C
If the lower electrode of the capacitor string consisting of is switched to the reference voltage VREF+ side and this output is L (low), the reference voltage VR
If the positive polarity capacitor array D/A converter 3 switches to the EF- side and the output of the NAND circuit 2 is H, the lower electrode of the capacitor array consisting of IC-16C is switched to the VREF- side, and if the output is L. For example, the negative polarity capacitor array D/A converter 4 which switches to VREF=lIl, the addition node of the capacitor array D/A converters 3 and 4 which have positive polarity and negative polarity depending on the sign bit, and the operational amplifier 12 described later. A cross switch 5 switches two virtual ground terminals, a switch 8 connects during the settling cycle, a hold capacitor 9 for holding the output voltage during the hold cycle of the clock φ2, and a charge with the opposite polarity to the hold capacitor 9. Reset capacitance 10 to hold and reset capacitance 1 at transition between hold cycle and settling cycle
0 terminal polarity, a differential output operational amplifier 12, and a switch 15 connected during the hold cycle.
かかる構成のＤ／Ａ変換器において、まずクロックφ２
がホールドサイクルにあるとき、容量アレイＤ／Ａ変換
部３，４の下部電極接続がリセット状態になる。また、
スイッチ８は開放になり、スイッチ１１は逆極性側に接
続されるため、リセット容量１０はホールド容量９と逆
極性の電荷が蓄積される。In the D/A converter with such a configuration, first, the clock φ2
When in the hold cycle, the lower electrode connections of the capacitor array D/A converters 3 and 4 are in a reset state. Also,
Since the switch 8 is open and the switch 11 is connected to the opposite polarity side, charges of the opposite polarity to the hold capacitor 9 are accumulated in the reset capacitor 10.
次に、クロックφ１がセットリングサイクルにあるとき
、ＮＡＮＤ回路２が出力許可になり、ラッチ出力１に応
じて容量アレイ３，４の下部電極スイッチ接続を切替え
る。このとき、符号ビットに応じてクロックスイッチ５
が切替わり、正符合の時に順接続、負符合の時にクロス
接続となる。Next, when the clock φ1 is in the settling cycle, the NAND circuit 2 is enabled to output, and the lower electrode switch connections of the capacitor arrays 3 and 4 are switched in accordance with the latch output 1. At this time, according to the sign bit, the clock switch 5
is switched, and when the sign is positive, it is a forward connection, and when it is a negative sign, it is a cross connection.
また、スイッチ８は接続状態になり、スイッチ１１は順
極性側に接続されるため、ホールド容量９とリセット容
量１０は並列接続され、電荷のリセットが行われると同
時に、並列接続された合成容量（３２ｃ）と容量アレイ
Ｄ／Ａ変換部の総容量（３１ｃ）との比によってＳＣ増
幅される。Further, the switch 8 is in the connected state and the switch 11 is connected to the forward polarity side, so the hold capacitor 9 and the reset capacitor 10 are connected in parallel, and at the same time, the charge is reset, and at the same time, the parallel-connected composite capacitor ( 32c) and the total capacitance (31c) of the capacitor array D/A converter.
上述したＤ／Ａ変換器の出力ホールド回路では、５ビツ
トのシグナルコードの出力をＸ（＝０．１．・・・、３
１）とすると、Ｄ／Ａ変換された出力電圧の幅は次式で
表される。In the output hold circuit of the D/A converter described above, the output of the 5-bit signal code is
1), the width of the D/A converted output voltage is expressed by the following equation.
すなわち、ＰＯＬ＝Ｈの時、
ＡＶ（＋） ＝ Ｘ ＩＶＲＥＦ（−） −ＶＲＥＦ（
＋） ） ／ ３２ＡＶ（−） ＝ Ｘ １ＶＲＥＦ（
＋） −ＶＲＥＦ（−） ） ／ ３２となる。また、
ＰＯＬ＝Ｌの時、
ＡＶ（＋） ＝ Ｘ −ＩＶＲＥＦ（＋） −ＶＲＥＦ
（−） ） ／ ３２ＡＶ（−） ＝ Ｘ ・ＩＶＲＥ
Ｆ（−） −ＶＲＥＦ（＋） ） ／ ３２となる。That is, when POL=H, AV(+) = X IVREF(-) −VREF(
+) ) / 32AV(-) = X 1VREF(
+) -VREF(-) ) / 32. Also,
When POL=L, AV(+) = X −IVREF(+) −VREF
(-) ) / 32AV(-) = X ・IVRE
F(-) -VREF(+) )/32.
要するに、従来のＤ／Ａ変換器においては、容量アレイ
の総容量と、演算増幅器のフィードバック容量との比で
ＳＣ反転増幅器を構成し、出力ホールド回路としている
。In short, in a conventional D/A converter, an SC inverting amplifier is configured by the ratio of the total capacitance of the capacitor array to the feedback capacitance of the operational amplifier, and is used as an output hold circuit.
上述した従来の全平衡型Ｄ／Ａ変換器における出力ホー
ルド回路は、セットリングサイクルの開始時にホールド
容量とリセット容量の逆極性電荷の並列接続による打ち
消しという形でリセットが行われるため、ラッシュ電流
が並列接続されたコンデンサループ中を流れる。従って
、アナログ出力振幅が大きくなるにつれて、この影響が
ノイズとして出力に顕著にあられれ、集積回路に適しな
いという欠点がある。The output hold circuit in the conventional fully balanced D/A converter described above is reset at the start of the settling cycle by canceling the opposite polarity charges of the hold capacitor and the reset capacitor by connecting them in parallel, so that the rush current is reduced. Flows through a capacitor loop connected in parallel. Therefore, as the analog output amplitude becomes larger, this effect becomes more noticeable as noise in the output, which has the disadvantage that it is not suitable for integrated circuits.
本発明の目的は、かかるホールド容量とリセット容量の
並列逆極性接続により生じるラッシュ電流を減少させ、
もって累積回路に適するＤ／Ａ変換器を提供することに
ある。An object of the present invention is to reduce the rush current caused by the parallel and opposite polarity connection of the hold capacitor and the reset capacitor,
The object of the present invention is to provide a D/A converter suitable for an accumulation circuit.
本発明のＤ／Ａ変換器は、平衡出力型演算増幅器の仮想
接地点に一端を接続した入力容量の他端に容量アレイ回
路の電荷加算ノードを接続し、前記演算増幅器の仮想接
地点および正転出力端子間に接続されたホールド容量と
、前記演算増幅器の仮想接地点および正転出力端子に接
続され１、且つホールド時にスイッチにより前記ホール
ド容量に並列接続されるリセット容量とを備え、前記ホ
ールド容量および前記リセット容量の和と、前記入力容
量との比で出力ホールド回路のゲインを設定するように
構成される。In the D/A converter of the present invention, a charge addition node of a capacitor array circuit is connected to the other end of an input capacitor whose one end is connected to a virtual ground point of a balanced output type operational amplifier, and a charge addition node of a capacitor array circuit is connected to the virtual ground point of the operational amplifier and a hold capacitor connected between the inverting output terminals, and a reset capacitor connected to the virtual ground point and the normal inverting output terminal of the operational amplifier, and connected in parallel to the hold capacitor by a switch during hold; The gain of the output hold circuit is set by the ratio of the sum of the capacitance and the reset capacitance to the input capacitance.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一の実施例を示すＤ／Ａ変換器の回
蹄図である。FIG. 1 is a circuit diagram of a D/A converter showing a first embodiment of the present invention.
第１図に示すように、本実施例は前述した第３図の従来
例の回路と同様に重なりのない２相クロツクφ１とφ２
で動作する。その回路構成は５ビツトのシグナル・コー
ドのラッチ出力１と、ラッチ出力１をφ１＝Ｈ（セット
リングサイクル）の期間だけ出力を許可するＮＡＮＤ回
路２と、ＮＡＮＤ回路２の出力がＨならば容量列の下部
電極を基準電圧ＶＲＥＦ＋側にスイッチし且つＮＡＮＤ
回路２の出力がＬならば容量列の下部電極をＶＲＥＦ−
側にスイッチする正極性容量アレイＤ／Ａ変換部３と、
ＮＡＮＤ回路２の出力がＨならば容量列の下部電極をＶ
ＲＥＦ−側にスイッチし且つＮＡＮＤ回路２の出力がＬ
ならばＶＲＥＦ＋側にスイッチする負極性容量アレイＤ
／Ａ変換部４と、符合ビットによって正極性および負極
性の容量アレイＤ／Ａ変換部３，４の加算ノードと後述
する２つの中間容量端子との切り替えを行うクロススイ
ッチ５と、容量アレイＤ／Ａ変換部３，４の加算ノード
と後述する演算増幅器の仮想接地ノードとの間におかれ
る中間容量６と、クロックφ２＝Ｈ（ホールドサイクル
）において中間容量６を放電させる放電スイッチ７と、
ホールドサイクルにおいて演算増幅器の仮想接地および
中間容量６を切り放すスイッチ８と、ホールドサイクル
において出力電圧を保持するためのホールド容量９と、
このホールド容量９とは逆極性の電荷を保持するリセッ
ト容量１０と、ホールドサイクルおよびセットリングサ
イクル間の遷移時にリセット容量１０の端子極性の切り
替えを行う極性切替スイッチ１１と、差動出力演算増幅
器１２とを有している。As shown in FIG. 1, this embodiment uses non-overlapping two-phase clocks φ1 and φ2, similar to the conventional circuit shown in FIG.
It works. The circuit configuration consists of latch output 1 of 5-bit signal code, NAND circuit 2 that allows output of latch output 1 only during the period of φ1 = H (settling cycle), and if the output of NAND circuit 2 is H, the capacitance is Switch the lower electrode of the column to the reference voltage VREF+ side and NAND
If the output of circuit 2 is L, the lower electrode of the capacitor column is VREF-
a positive polarity capacitor array D/A converter 3 that switches to the side;
If the output of NAND circuit 2 is H, the lower electrode of the capacitor string is set to V
Switch to REF- side and the output of NAND circuit 2 is L.
Then, the negative polarity capacitor array D switches to the VREF+ side.
/A converter 4, a cross switch 5 that switches between the addition node of the positive and negative polarity capacitor array D/A converters 3 and 4 and two intermediate capacitor terminals to be described later according to the sign bit, and a capacitor array D. An intermediate capacitor 6 placed between the addition node of the /A converters 3 and 4 and a virtual ground node of an operational amplifier to be described later, and a discharge switch 7 that discharges the intermediate capacitor 6 at clock φ2=H (hold cycle);
a switch 8 for disconnecting the virtual ground and intermediate capacitor 6 of the operational amplifier during the hold cycle; a hold capacitor 9 for holding the output voltage during the hold cycle;
A reset capacitor 10 that holds a charge with a polarity opposite to that of the hold capacitor 9, a polarity selector switch 11 that switches the terminal polarity of the reset capacitor 10 at the time of transition between a hold cycle and a settling cycle, and a differential output operational amplifier 12 It has
かかるＤ／Ａ変換器において、まずクロックφ２＝Ｈ（
ホールドサイクル）のとき、容量アレイＤ／Ａ変換部３
，４の下部電極接続がリセット状態になり、中間容量は
両端がアナログＧＮＤに接続される。このとき、スイッ
チ８は開放状態になり、極性切替スイッチ１１は逆極性
側に接続されるため、リセット容量１０にはホールド容
量９と逆極性の電荷が蓄積される。In such a D/A converter, first, clock φ2=H(
hold cycle), the capacitor array D/A converter 3
, 4 are put into a reset state, and both ends of the intermediate capacitor are connected to analog GND. At this time, the switch 8 is in the open state and the polarity changeover switch 11 is connected to the opposite polarity side, so that the reset capacitor 10 accumulates charges of the opposite polarity to the hold capacitor 9.
次に、クロックφ１＝Ｈ（セットリングサイクル）にお
いては、ＮＡＮＤ回路２が出力許可状態になり、ラッチ
出力１に応じて正極性および負極性容量アレイＤ／Ａ変
換部３，４の下部電極スイチ接続を切替える。また、符
合ビットに応じてクロススイッチ５が切替わり、正符合
の時に順接属、負符合の時にクロス接続となる。更に、
スイッチ８は接続状態になり、また極性切替スイッチ１
１は順極性側に接続されるため、ホールド容量９とリセ
ット容量１０は並列接続され、電荷のリセットが行われ
ると同時に、並列接続された合成容量と中間容量６との
比によってＳＣ増幅される。Next, at clock φ1=H (settling cycle), the NAND circuit 2 enters the output permission state, and the lower electrode switches of the positive polarity and negative polarity capacitor array D/A converters 3 and 4 are activated according to the latch output 1. Switch connections. Further, the cross switch 5 is switched according to the sign bit, and when the sign is positive, the connection is sequential, and when the sign is negative, it is the cross connection. Furthermore,
Switch 8 becomes connected, and polarity selector switch 1
1 is connected to the forward polarity side, the hold capacitor 9 and the reset capacitor 10 are connected in parallel, and the charge is reset and at the same time SC amplified by the ratio of the combined capacitor and the intermediate capacitor 6 connected in parallel. .
すなわち、Ｄ／Ａ変換器において、５ビツトのシグナル
コードの出力１をＸ（＝０．１．・・・、３１）とする
と、Ｄ／Ａ変換出力の電圧幅は次式で表わされる。That is, in the D/A converter, if the output 1 of the 5-bit signal code is X (=0.1..., 31), the voltage width of the D/A conversion output is expressed by the following equation.
ＰＯＵ＝Ｈの時、
ＡＶ（＋） −ＸＨ（ＶＲＥＦ（−） −ＶＲＥＦ（＋
） ） ／２Ｋ（Ｈ＋３１）ＡＶ（−） ＝ ＸＨ（Ｖ
ＲＥＦ（＋） −ＶＲＥＦ（−） ） ／２Ｋ（Ｈ＋３
１）となる。また、ＰＯＬ＝Ｌの時、
ＡＶ（＋） ＝ ＸＨ（ＶＲＥＦ（＋） −ＶＲＥＦ（
−） −） ／２Ｋ（Ｈ＋３１）ＡＶ（−） ＝ ＸＨ
（ＶＲＥＦ（−） −ＶＲＥＦ（＋） ） ／２Ｋ（Ｈ
＋３１）となる。When POU=H, AV(+) -XH(VREF(-) -VREF(+
) ) /2K(H+31)AV(-) = XH(V
REF(+) −VREF(−) ) /2K(H+3
1). Also, when POL=L, AV(+) = XH(VREF(+) −VREF(
-) -) /2K(H+31)AV(-) = XH
(VREF(-) -VREF(+) ) /2K(H
+31).
要するに、本実施例は容量アレイの加算ノード出力を、
他端子を仮想接地された中間容量端子で受け、この中間
容量と演算増幅器のフィードバック容量との間でＳＣ反
転増幅器を構成し出力ホールド回路とすることにより、
フィードバック容量の容量値を容量アレイの総容量に比
べて比較的小さく設定することができ、リセット時のラ
ッシュ電流を抑えている。In short, in this embodiment, the addition node output of the capacitor array is
The other terminal is received by a virtually grounded intermediate capacitor terminal, and an SC inverting amplifier is constructed between this intermediate capacitor and the feedback capacitor of the operational amplifier to form an output hold circuit.
The capacitance value of the feedback capacitor can be set relatively small compared to the total capacitance of the capacitor array, suppressing rush current at reset.
第２図は本発明の第二の実施例を示すＤ／Ａ変換器の回
路図である。FIG. 2 is a circuit diagram of a D/A converter showing a second embodiment of the present invention.
第２図に示すように、本実施例は前述した第一の実施例
の回路を、全差動構成から片側シングル構成に変換した
回路であり、５ビツトの２の補数形式シグナル・コード
のラッチ出力１が供給される。本実施例においても、中
間容量６を導入することにより、出力ホールド回路１４
で発生するラッシュ電流を減らすことができる。尚、そ
の他の回路構成およびその動作については、前述した第
一の実施例と同様であるので、ここでの説明は省略する
。As shown in FIG. 2, this embodiment is a circuit in which the circuit of the first embodiment described above is converted from a fully differential configuration to a single-sided configuration, and has a 5-bit two's complement format signal code latch. Output 1 is provided. Also in this embodiment, by introducing the intermediate capacitor 6, the output hold circuit 14
It can reduce the rush current generated in Note that the other circuit configurations and operations thereof are the same as those in the first embodiment described above, so their explanations will be omitted here.
以上説明したように、本発明は全差動出力ホールド回路
の入力接点を仮想接地点ではなく他端を仮想接地した中
間容量の一端子とすることにより、中間容量（ＨＣ）と
ホールド容量、リセット容量の合成容量（２ＫＣ）との
比によりゲインを決定できるようになり、容量アレイＤ
／Ａ変換部の総容量とは独立してホールド容量およびリ
セット容量を自在に小さく設定できる。As explained above, the present invention makes the input contact of a fully differential output hold circuit not a virtual ground point but one terminal of an intermediate capacitor with the other end virtually grounded, thereby allowing the intermediate capacitor (HC), the hold capacitor, and the reset The gain can now be determined by the ratio of the capacitance to the combined capacitance (2KC), and the capacitance array D
The hold capacitance and reset capacitance can be freely set to a small value independently of the total capacitance of the /A converter.
例えば、Ｋ＝３、Ｈ＝４と設定すると、従来例と同じ出
力電圧幅を得ることができる。この設定において、ホー
ルド容量とリセット容量は３ｃとなるため、ホールド容
量とリセット容量の並列逆極性接続により発生していた
ラッシュ電流は、従来例に比べて３／１６に減少する。For example, by setting K=3 and H=4, it is possible to obtain the same output voltage width as in the conventional example. In this setting, the hold capacitance and the reset capacitance are 3c, so the rush current generated by the parallel connection of the hold capacitor and the reset capacitor with opposite polarity is reduced to 3/16 compared to the conventional example.
従って、本発明のＤ／Ａ変換器はラッチ電流を減少させ
、デジタル・アナログ混在集積回路化に適合させること
ができるという効果がある。Therefore, the D/A converter of the present invention has the advantage of reducing latch current and being suitable for digital/analog mixed integrated circuits.
第１図は本発明の第一の実施例を示すＤ／Ａ変換器の回
路図、第２図は本発明の第二の実施例を示すＤ／Ａ変換
器の回路図、第３図は従来の一例を示すＤ／Ａ変換器の
回路図である。
１・・・シグナル・コードラッチ出力、２・・・ＮＡＮ
Ｄ回路、３・・・正極性容量アレイＤ／Ａ変換部、４・
・・負極性容量アレイＤ／Ａ変換部、５・・・クロスス
イッチ、６・・・中間容量、７・・・放電スイッチ、８
・・・結合スイッチ、９・・・ホールド容量、１ｏ・・
・リセット容量、１１・・・極性切替スイッチ、１２・
・・差動出力演算増幅器、１３・・・容量アレイＤ／Ａ
変換部。Fig. 1 is a circuit diagram of a D/A converter showing a first embodiment of the present invention, Fig. 2 is a circuit diagram of a D/A converter showing a second embodiment of the invention, and Fig. 3 is a circuit diagram of a D/A converter showing a second embodiment of the invention. FIG. 1 is a circuit diagram of a D/A converter showing an example of the conventional art. 1...Signal code latch output, 2...NAN
D circuit, 3... Positive polarity capacitor array D/A converter, 4.
... Negative polarity capacitor array D/A converter, 5... Cross switch, 6... Intermediate capacitor, 7... Discharge switch, 8
...Coupling switch, 9...Hold capacitance, 1o...
・Reset capacity, 11...Polarity changeover switch, 12.
...Differential output operational amplifier, 13...Capacitance array D/A
Conversion section.
Claims (1)
た入力容量の他端に容量アレイ回路の電荷加算ノードを
接続し、前記演算増幅器の仮想接地点および正転出力端
子間に接続されたホールド容量と、前記演算増幅器の仮
想接地点および正転出力端子に接続され、且つホールド
時にスイッチにより前記ホールド容量に並列接続される
リセット容量とを備え、前記ホールド容量および前記リ
セット容量の和と、前記入力容量との比で出力ホールド
回路のゲインを設定することを特徴とするＤ／Ａ変換器
。 ２、リセット時の容量下部電極電圧をアナログＧＮＤに
した正極性および負極性の容量アレイＤ／Ａ変換部と、
演算増幅器と、前記容量アレイＤ／Ａ変換部の加算ノー
ド出力および前記演算増幅器の仮想接地点間に接地され
た中間容量と、ホールドサイクルのとき前記中間容量を
放電させるスイッチと、前記ホールドサイクルのとき前
記演算増幅器の仮想接地および前記中間容量を切り放す
スイッチと、前記ホールドサイクルのときＤ／Ａ変換出
力の電圧を保持するホールド容量と、前記ホールド容量
とは逆極性の電荷を保持するリセット容量と、前記ホー
ルドサイクルおよびセットリングサイクル間の遷移時に
前記リセット容量の端子極性の切り替えを行う切替スイ
ッチとを有することを特徴とするＤ／Ａ変換器。 ３、前記容量アレイＤ／Ａ変換部と前記中間容量とは片
側シングル構成としたことを特徴とする請求項１記載の
Ｄ／Ａ変換器。[Scope of Claims] 1. A charge addition node of a capacitor array circuit is connected to the other end of an input capacitor whose one end is connected to a virtual ground point of a balanced output type operational amplifier, and the virtual ground point and the normal output of the operational amplifier are connected. A hold capacitor connected between terminals, and a reset capacitor connected to a virtual ground point and a normal output terminal of the operational amplifier, and connected in parallel to the hold capacitor by a switch during hold, the hold capacitor and the A D/A converter characterized in that the gain of the output hold circuit is set by the ratio of the sum of reset capacitances and the input capacitance. 2. A positive polarity and negative polarity capacitor array D/A converter in which the capacitor lower electrode voltage at the time of reset is set to analog GND;
an operational amplifier, an intermediate capacitor grounded between a summing node output of the capacitor array D/A converter and a virtual ground point of the operational amplifier, a switch for discharging the intermediate capacitor during a hold cycle, and a switch for discharging the intermediate capacitor during a hold cycle; a switch that disconnects the virtual ground of the operational amplifier and the intermediate capacitor, a hold capacitor that holds the voltage of the D/A conversion output during the hold cycle, and a reset capacitor that holds a charge with a polarity opposite to that of the hold capacitor. and a changeover switch that switches the terminal polarity of the reset capacitor at the time of transition between the hold cycle and the settling cycle. 3. The D/A converter according to claim 1, wherein the capacitor array D/A converter and the intermediate capacitor have a single-sided configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28282390A JPH04156722A (en) | 1990-10-19 | 1990-10-19 | D/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28282390A JPH04156722A (en) | 1990-10-19 | 1990-10-19 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04156722A true JPH04156722A (en) | 1992-05-29 |
Family
ID=17657547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28282390A Pending JPH04156722A (en) | 1990-10-19 | 1990-10-19 | D/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04156722A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026481A1 (en) * | 2006-08-31 | 2008-03-06 | Mitsumi Electric Co., Ltd. | Analog-to-digital converter apparatus |
-
1990
- 1990-10-19 JP JP28282390A patent/JPH04156722A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026481A1 (en) * | 2006-08-31 | 2008-03-06 | Mitsumi Electric Co., Ltd. | Analog-to-digital converter apparatus |
| JP2008060956A (en) * | 2006-08-31 | 2008-03-13 | Mitsumi Electric Co Ltd | Analog-digital converter |
| EP2058948A1 (en) * | 2006-08-31 | 2009-05-13 | Mitsumi Electric Co., Ltd. | Analog-to-digital converter apparatus |
| EP2058948A4 (en) * | 2006-08-31 | 2010-10-27 | Mitsumi Electric Co Ltd | Analog-to-digital converter apparatus |
| US7928887B2 (en) | 2006-08-31 | 2011-04-19 | Mitsumi Electric Co., Ltd. | Analog/digital conversion device |
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