JPH04152794A - 多重通信装置 - Google Patents
多重通信装置Info
- Publication number
- JPH04152794A JPH04152794A JP27652790A JP27652790A JPH04152794A JP H04152794 A JPH04152794 A JP H04152794A JP 27652790 A JP27652790 A JP 27652790A JP 27652790 A JP27652790 A JP 27652790A JP H04152794 A JPH04152794 A JP H04152794A
- Authority
- JP
- Japan
- Prior art keywords
- communication
- master station
- slave station
- slave
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 59
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、多重通信装置に関する。
（従来の技術）
本出願人は、多重通信装置に関する出願として、特願平
１−２７３８１号を既に出願している。
１−２７３８１号を既に出願している。
この多重通信装置は、第２図に示すように、親局Ｍと子
局１〜１１を適宜配置し、これらを単一の多重伝送線で
一系統に接続し、第３図（ａ）に示すような通信データ
フォーマ・ソトによりデータ通信を行なうようにしてい
る。
局１〜１１を適宜配置し、これらを単一の多重伝送線で
一系統に接続し、第３図（ａ）に示すような通信データ
フォーマ・ソトによりデータ通信を行なうようにしてい
る。
（発明か解決しようとする課題）
しかしながら、このような多重通信装置にあっては、全
ての子局とのデータ通信を１系統の多重伝送線にて行な
う構成となっているので全ての子局とデータ通信を行な
うのに長い時°間がかかり、そのため、伝送効率か悪く
なるという課題があった。
ての子局とのデータ通信を１系統の多重伝送線にて行な
う構成となっているので全ての子局とデータ通信を行な
うのに長い時°間がかかり、そのため、伝送効率か悪く
なるという課題があった。
そこで、この発明はすべての子局との通信に時間が長く
かかることなく、伝送効率を向上し、もってコスト的に
有利となる多重通信装置を提供することにより前記課題
を解決することを目的とするものである。
かかることなく、伝送効率を向上し、もってコスト的に
有利となる多重通信装置を提供することにより前記課題
を解決することを目的とするものである。
（課題を解決するための手段）
上記目的を達成するために、この発明は第１゜第２の通
信部及び所定の割込み信号を入力した時各通信部からの
情報を入力する論理部とを有する親局と、スイッチ又は
負荷に関する情報通信を前記第１の通信部に接続された
多重伝送線を介して、論理部と行なう第１の子局群と、 スイッチ又は負荷に関する情報通信を前記第２の通信部
に接続された多重伝送線を介して、論理部と行なう第２
の子局群と、 前記親局に設けられ、前記第１及び第２．の通信部の双
方から出力要求信号を受けた時、前記割込み信号を前記
論理部に出力する出力手段とを有することを特徴とする
多重通信装置を構成した。
信部及び所定の割込み信号を入力した時各通信部からの
情報を入力する論理部とを有する親局と、スイッチ又は
負荷に関する情報通信を前記第１の通信部に接続された
多重伝送線を介して、論理部と行なう第１の子局群と、 スイッチ又は負荷に関する情報通信を前記第２の通信部
に接続された多重伝送線を介して、論理部と行なう第２
の子局群と、 前記親局に設けられ、前記第１及び第２．の通信部の双
方から出力要求信号を受けた時、前記割込み信号を前記
論理部に出力する出力手段とを有することを特徴とする
多重通信装置を構成した。
（作用）
子局群を２系統化して並列して通信管理させることによ
り見掛は上の通信速度を２倍とする情報量を流す二占が
可能となり、更に、親局内において子局群双方の通信割
り込み処理を同時に行なうため、その処理時間を短縮す
ることが可能となる。
り見掛は上の通信速度を２倍とする情報量を流す二占が
可能となり、更に、親局内において子局群双方の通信割
り込み処理を同時に行なうため、その処理時間を短縮す
ることが可能となる。
（実施例）
以下、この発明の一実施例を図面に基づいて説明する。
まず構成を説明する。
本実施例は第１図（ａ）に示すように、各子局か同数程
度になるように２系統に配置し、かつ、子局の内容も変
えるようにし、そしてそれぞれの系統の子局は伝送線で
あるＡパス及びＢバスで接続することにより通信を行い
、親局が通信管理を行なうようにしである。
度になるように２系統に配置し、かつ、子局の内容も変
えるようにし、そしてそれぞれの系統の子局は伝送線で
あるＡパス及びＢバスで接続することにより通信を行い
、親局が通信管理を行なうようにしである。
即ち第１図（ａ）において、親局Ｍは通信部Ａと通信部
ＢとＣＰＵを内蔵する論理部Ｃとを有する。通信部Ａは
Ａバスにより子局Ａ−１，Ａ−２゜Ａ−３及びＡ−４に
接続され、通信部ＢはＢバスにより子局Ｂ−１，Ｂ−２
，Ｂ−３及びＢ−４に接続される。両系統の子局は同数
の４個である。
ＢとＣＰＵを内蔵する論理部Ｃとを有する。通信部Ａは
Ａバスにより子局Ａ−１，Ａ−２゜Ａ−３及びＡ−４に
接続され、通信部ＢはＢバスにより子局Ｂ−１，Ｂ−２
，Ｂ−３及びＢ−４に接続される。両系統の子局は同数
の４個である。
各子局は夫々通信部を有するほか、それぞれのＳＷ又は
負荷を担当する。
負荷を担当する。
即ち、子局Ａ−１はライト、ターン及びハサドの各ＳＷ
を担当し、子局Ａ−２はヘッドランプＦＲ，ターンラン
プＦＲ及びテールランプＲを担当し、子局Ａ−３はＰ／
ＷモータＤＲ及びドアロックモータＤＲを担当し、子局
Ａ−４はＰ／ＷモタＲＲ及びドアロックモータＲＲを担
当する。
を担当し、子局Ａ−２はヘッドランプＦＲ，ターンラン
プＦＲ及びテールランプＲを担当し、子局Ａ−３はＰ／
ＷモータＤＲ及びドアロックモータＤＲを担当し、子局
Ａ−４はＰ／ＷモタＲＲ及びドアロックモータＲＲを担
当する。
又、子局Ｂ〜１はイグニッションキー パーキング及び
イノヒビタの各ＳＷを担当し、子局Ｂ−２はヘッドラン
プＦＬ、ターンランプＦＬ及びチルランプＬを担当し、
子局Ｂ−３はＰ／ＷモータＡＳ及びドアロックモータＡ
Ｓを担当し、子局Ｂ４はテールランプＲ１ターンランプ
ＲＲ及びストップランプを担当する。
イノヒビタの各ＳＷを担当し、子局Ｂ−２はヘッドラン
プＦＬ、ターンランプＦＬ及びチルランプＬを担当し、
子局Ｂ−３はＰ／ＷモータＡＳ及びドアロックモータＡ
Ｓを担当し、子局Ｂ４はテールランプＲ１ターンランプ
ＲＲ及びストップランプを担当する。
親局Ｍの論理部（ＣＰＵ）Ｃは第１図（ｂ）に示すよう
にＡＮＤ回路（出力手段）により受信割込み要求を受け
るＩＣＡ（通信部Ａ）及びＩＣＢ（通信部Ｂ）に接続さ
れている。又、論理部（ＣＰＵ）Ｃ＋；！／（７，（Ｄ
）Ｉ：、Ｊ：すＩＣＡ及びＩ ＣＢ １１ｍ接続されて
いる。
にＡＮＤ回路（出力手段）により受信割込み要求を受け
るＩＣＡ（通信部Ａ）及びＩＣＢ（通信部Ｂ）に接続さ
れている。又、論理部（ＣＰＵ）Ｃ＋；！／（７，（Ｄ
）Ｉ：、Ｊ：すＩＣＡ及びＩ ＣＢ １１ｍ接続されて
いる。
また、親局ＭのデータバスＡ、Ｂは並行して通信するよ
うに第３図（ｂ）に示すようなデータフォーマットでア
クセスされる。第３図（ｂ）において、Ｈはヘッダ信号
、ＡＤ−ＡＩはバスＡの子局１へのアドレス情報、ＲＸ
は駆動情報、ＴＸは操作情報であり、（ｂ）図の上列に
おいては、子局Ａ−１，Ａ−２Ａ−３，Ａ−４Ａ−１・
・・と連続し、下列においては子局Ｂ−１，，Ｂ−２゜
Ｂ−３，８−４，Ｂ−１・・ ・と連続して情報が送ら
れている。
うに第３図（ｂ）に示すようなデータフォーマットでア
クセスされる。第３図（ｂ）において、Ｈはヘッダ信号
、ＡＤ−ＡＩはバスＡの子局１へのアドレス情報、ＲＸ
は駆動情報、ＴＸは操作情報であり、（ｂ）図の上列に
おいては、子局Ａ−１，Ａ−２Ａ−３，Ａ−４Ａ−１・
・・と連続し、下列においては子局Ｂ−１，，Ｂ−２゜
Ｂ−３，８−４，Ｂ−１・・ ・と連続して情報が送ら
れている。
次に前記実施例の作用について説明する。
本発明における上記実施例は第２図の従来配置のものを
第１図（ａ）のようにＳＷ及び負荷を適当に再配分し、
しかも各子局をＡＢ２系統に分は第３図（ｂ）のように
並行通信するようにしである。従って、従来のアクセス
法、即ち第３図（ａ）に示すように各子局を１巡するア
クセス法に比較すると、そのアクセス１巡時間は従来の
約麦の時間で済むものとなる。
第１図（ａ）のようにＳＷ及び負荷を適当に再配分し、
しかも各子局をＡＢ２系統に分は第３図（ｂ）のように
並行通信するようにしである。従って、従来のアクセス
法、即ち第３図（ａ）に示すように各子局を１巡するア
クセス法に比較すると、そのアクセス１巡時間は従来の
約麦の時間で済むものとなる。
次に親局Ｍにおける割込み処理について説明する。親局
Ｍの論理部ＣがＣＰＵて成る計算を続行している場合に
おいて、親局ＭがバスＡ及びバスＢを介して各子局と通
信を行ない、その受信に基づき論理部ＣのＣＰＵにて計
算すべく割込み要求を行なう場合について説明する。
Ｍの論理部ＣがＣＰＵて成る計算を続行している場合に
おいて、親局ＭがバスＡ及びバスＢを介して各子局と通
信を行ない、その受信に基づき論理部ＣのＣＰＵにて計
算すべく割込み要求を行なう場合について説明する。
親局ＭのＣＰＵ割込み回路は第４図（Ｃ）に示すような
バスＡおよびバスＢの２系統構成とし、通信ＩＣ−Ａ、
ＩＣ−ＢのＲＸ、ＩＲＱ出力をＡＮＤ回路構成としてあ
り、そのフローチャートは第４図（ｄ）のようになるの
で、従来に対し通信Ｉ Ｃ−ＢのＩＲＱ、ＲＴ１分の処
理時間を短縮することができる。ここてＲＸは、前述の
ように駆動情報（親局から子局への情報）を、ＩＲＱは
Ｉｎｔｅｒｒｕｐｔ Ｒｅｑｕｅｓｔ （割り込み要求
）を、ＲＴはＲｅｔｕｒｎ Ｉｎｔｅｒｒｕｐｔ （
戻り）を意味する略字である。
バスＡおよびバスＢの２系統構成とし、通信ＩＣ−Ａ、
ＩＣ−ＢのＲＸ、ＩＲＱ出力をＡＮＤ回路構成としてあ
り、そのフローチャートは第４図（ｄ）のようになるの
で、従来に対し通信Ｉ Ｃ−ＢのＩＲＱ、ＲＴ１分の処
理時間を短縮することができる。ここてＲＸは、前述の
ように駆動情報（親局から子局への情報）を、ＩＲＱは
Ｉｎｔｅｒｒｕｐｔ Ｒｅｑｕｅｓｔ （割り込み要求
）を、ＲＴはＲｅｔｕｒｎ Ｉｎｔｅｒｒｕｐｔ （
戻り）を意味する略字である。
第４図（ｄ）に示された本実施例におけるＣＰＵへの通
信割込み回路例のフローチャートの説明をする前に、第
５図において、その−船釣な割込み処理準備過程につい
て述べる。
信割込み回路例のフローチャートの説明をする前に、第
５図において、その−船釣な割込み処理準備過程につい
て述べる。
すなわち、第５図においてＩＲＱＩ出力は、割込み処理
の準備の後に受信ＤＡＴＡ−ＡＣｎ）を読み込む。ここ
でＤＡＴＡ−Ａ （ｎ）とはＤＦｂ即ち子局Ａ−ｎから
親局Ｍへの情報をいう。次にこの受信ＤＡＴＡ−Ａ （
ｎ）を格納する。
の準備の後に受信ＤＡＴＡ−ＡＣｎ）を読み込む。ここ
でＤＡＴＡ−Ａ （ｎ）とはＤＦｂ即ち子局Ａ−ｎから
親局Ｍへの情報をいう。次にこの受信ＤＡＴＡ−Ａ （
ｎ）を格納する。
さらに次の子局Ａのｆｉ＋ｌへのアドレス情報（ＡＤＳ
）と駆動情報（ＲＸ）を通信ＩＣ−Ａへ書き込む。ここ
でＡＤＳとＲＸはＳＦａ即ち親局Ｍから次の子局Ａ−ｎ
＋１への情報をいう。最後にＲＴＩとする。そして、Ｉ
ＲＱ２出力も同様の準備がなされ、割込み処理の準備か
なされる。
）と駆動情報（ＲＸ）を通信ＩＣ−Ａへ書き込む。ここ
でＡＤＳとＲＸはＳＦａ即ち親局Ｍから次の子局Ａ−ｎ
＋１への情報をいう。最後にＲＴＩとする。そして、Ｉ
ＲＱ２出力も同様の準備がなされ、割込み処理の準備か
なされる。
以上の一船釣割り込み処理フローを、単純に２系統のも
のに適用すれば、その割り込み回路は第４図（ａ）に示
すようになる。即ち、第４図（ａ）において、ＲＸ Ｉ
ＲＱ通信ＩＣ−ＡとＢとは並列にＣＰＵに接続されて
いる結果、そのフローチャトは第４図（ｂ）に示すよう
に、ＩＲＱＩ→ＲＴｌ−ＩＲＱ２−ＲＴ２の連続したも
のとなり、ＲＴＩ及びＲＴ２の２回の処理時間を費すこ
とになる。ここてＲＴＩはＩＲＱと同様にコンピュータ
内で１２マシンサイクルを必要とする。１マシンサイク
ルは略１μｓｅｃ即ち１Ｏ−６ｓｅｃであるから、第４
図（ａ）（ｂ）の従来提案のものては２ＲＴ即ち２４μ
ｓｅｃの処理時間がかかる。
のに適用すれば、その割り込み回路は第４図（ａ）に示
すようになる。即ち、第４図（ａ）において、ＲＸ Ｉ
ＲＱ通信ＩＣ−ＡとＢとは並列にＣＰＵに接続されて
いる結果、そのフローチャトは第４図（ｂ）に示すよう
に、ＩＲＱＩ→ＲＴｌ−ＩＲＱ２−ＲＴ２の連続したも
のとなり、ＲＴＩ及びＲＴ２の２回の処理時間を費すこ
とになる。ここてＲＴＩはＩＲＱと同様にコンピュータ
内で１２マシンサイクルを必要とする。１マシンサイク
ルは略１μｓｅｃ即ち１Ｏ−６ｓｅｃであるから、第４
図（ａ）（ｂ）の従来提案のものては２ＲＴ即ち２４μ
ｓｅｃの処理時間がかかる。
これに対し、第４図（Ｃ）に示す本発明の割り込み回路
例によればフローチャートは第４図（ｄ）に示すように
、ＩＲＱＩ−受信ＤＡＴＡ−Ａ読取り、受信ＤＡＴＡ−
Ｂ読取り一受信ＤＡＴＡ−Ａ格納、受信ＤＡＴＡ−Ｂ格
納−送信ＤＡＴＡを通信ＩＣ−Ａへ書き込み、送信ＤＡ
ＴＡを通信ＩＣＢへ書き込み−ＲＴＩとなるので、ＲＴ
Ｉを１回省略でき、１２マシンサイクル−１２μｓｅｃ
だけ処理時間が早くなるものである。
例によればフローチャートは第４図（ｄ）に示すように
、ＩＲＱＩ−受信ＤＡＴＡ−Ａ読取り、受信ＤＡＴＡ−
Ｂ読取り一受信ＤＡＴＡ−Ａ格納、受信ＤＡＴＡ−Ｂ格
納−送信ＤＡＴＡを通信ＩＣ−Ａへ書き込み、送信ＤＡ
ＴＡを通信ＩＣＢへ書き込み−ＲＴＩとなるので、ＲＴ
Ｉを１回省略でき、１２マシンサイクル−１２μｓｅｃ
だけ処理時間が早くなるものである。
以上説明してきたように、本実施例の多重通信装置は上
記した構成により、車両内ネントワーク（バス）を２系
統とし、ｌＣＰＵにて２系統を同時に管理させることに
よって見掛は上の通信速度を２倍とする情報量を流すこ
とが可能となり、その通信周波数も放射ノイズ等により
有利な低速にて通信が可能となる。
記した構成により、車両内ネントワーク（バス）を２系
統とし、ｌＣＰＵにて２系統を同時に管理させることに
よって見掛は上の通信速度を２倍とする情報量を流すこ
とが可能となり、その通信周波数も放射ノイズ等により
有利な低速にて通信が可能となる。
以上、本発明の実施例を図面により説明してきたが具体
的な構成は、この実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲における変更等があっても
本発明に含まれるものである。
的な構成は、この実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲における変更等があっても
本発明に含まれるものである。
以上の説明で明らかなように、この発明に係わる多重通
信装置によれば車両内ネットワーク（バス）を２系統に
し、ｌＣＰＵにて２系統バスを同時に管理させることに
より、各子局ての通信ＩＣの入出力ビット構成は短かい
ものとなるので伝送効率は向上する。
信装置によれば車両内ネットワーク（バス）を２系統に
し、ｌＣＰＵにて２系統バスを同時に管理させることに
より、各子局ての通信ＩＣの入出力ビット構成は短かい
ものとなるので伝送効率は向上する。
また、従来法に対して２倍の通信を流すことが可能とな
り、その通信周波数も放射ノイズ等により有利な低速に
て通信か可能となる。
り、その通信周波数も放射ノイズ等により有利な低速に
て通信か可能となる。
さらに、バスの２系統によってバスの浮遊容量を下げ、
通信ＩＣ内トライバ駆動容量も小さくしてコスト的に有
利となるという効果が得られる。
通信ＩＣ内トライバ駆動容量も小さくしてコスト的に有
利となるという効果が得られる。
第１図（ａ）は本発明に係わる多重通信装置の一実施例
を示す回路図、第１図（ｂ）は親局論理部内部を示す回
路図、第２図は従来の多重通信装置の回路図、第３図は
本発明による実施例（ｂ）と従来提案（ａ）の子局アク
セス法を比較表示した多重通信波形の概要構成図、第４
図は本実施例（Ｃ）（ｄ）と従来（ａ）（ｂ）とを比較
表示したＣＰＵへの通信割り込み回路図及びフローチャ
ート、第５図は一般的な通信割り込み処理の準備過程を
示すフローチャートである。
を示す回路図、第１図（ｂ）は親局論理部内部を示す回
路図、第２図は従来の多重通信装置の回路図、第３図は
本発明による実施例（ｂ）と従来提案（ａ）の子局アク
セス法を比較表示した多重通信波形の概要構成図、第４
図は本実施例（Ｃ）（ｄ）と従来（ａ）（ｂ）とを比較
表示したＣＰＵへの通信割り込み回路図及びフローチャ
ート、第５図は一般的な通信割り込み処理の準備過程を
示すフローチャートである。
Claims (1)
- 【特許請求の範囲】 第１、第２の通信部及び所定の割込み信号を入力した時
各通信部からの情報を入力する論理部とを有する親局と
、スイッチ又は負荷に関する情報通信を前記第１の通信
部に接続された多重伝送線を介して、論理部と行なう第
１の子局群と、スイッチ又は負荷に関する情報通信を前
記第２の通信部に接続された多重伝送線を介して、論理
部と行なう第２の子局群と、 前記親局に設けられ、前記第１及び第２の通信部の双方
から出力要求信号を受けた時、前記割込み信号を前記論
理部に出力する出力手段とを有することを特徴とする多
重通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27652790A JPH04152794A (ja) | 1990-10-17 | 1990-10-17 | 多重通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27652790A JPH04152794A (ja) | 1990-10-17 | 1990-10-17 | 多重通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152794A true JPH04152794A (ja) | 1992-05-26 |
Family
ID=17570719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27652790A Pending JPH04152794A (ja) | 1990-10-17 | 1990-10-17 | 多重通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152794A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118039A (ja) * | 1984-11-14 | 1986-06-05 | Matsushita Electric Works Ltd | 遠隔監視制御装置 |
| JPH02143800A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 遠隔監視制御システムのワイヤレス系信号線用分岐器 |
-
1990
- 1990-10-17 JP JP27652790A patent/JPH04152794A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118039A (ja) * | 1984-11-14 | 1986-06-05 | Matsushita Electric Works Ltd | 遠隔監視制御装置 |
| JPH02143800A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 遠隔監視制御システムのワイヤレス系信号線用分岐器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9813525B2 (en) | In-vehicle apparatus for signal conversion between ethernet and CAN communication and control method thereof | |
| JP3307215B2 (ja) | 車両用電子制御装置の故障診断装置 | |
| US5822776A (en) | Multiplexed random access memory with time division multiplexing through a single read/write port | |
| EP0621709A1 (en) | Message communication system | |
| JP3952226B2 (ja) | バス通信システム | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH04152794A (ja) | 多重通信装置 | |
| US5829037A (en) | Multiprocessor system having a large number of processor system components connected to a plurality of serial high-speed-buses | |
| US5504911A (en) | Bus system servicing plural module requestors with module access identification | |
| JP2002204243A (ja) | 車両用多重通信装置 | |
| JPH0730576A (ja) | 伝送システム | |
| JP2000078141A (ja) | 走行記録装置 | |
| JP2546901B2 (ja) | 通信制御装置 | |
| WO2020031835A1 (ja) | 車載通信システム、車載中継装置、通信プログラム及び通信方法 | |
| JP3458383B2 (ja) | バス間接続方式 | |
| DE3900348C2 (ja) | ||
| JP2610971B2 (ja) | 中央処理装置間ダイレクトメモリアクセス方式 | |
| JPH05334221A (ja) | データ転送制御方式 | |
| JPH05204822A (ja) | データバスの多重化方式 | |
| JPS6217879Y2 (ja) | ||
| JP3487761B2 (ja) | 情報転送装置 | |
| JPH054041Y2 (ja) | ||
| JPS61292765A (ja) | デ−タ転送方式 | |
| JPS63197261A (ja) | バス接続方式 | |
| JPH04236651A (ja) | バス制御方式 |