JPH04149892A - メモリ制御方法 - Google Patents
メモリ制御方法Info
- Publication number
- JPH04149892A JPH04149892A JP2274401A JP27440190A JPH04149892A JP H04149892 A JPH04149892 A JP H04149892A JP 2274401 A JP2274401 A JP 2274401A JP 27440190 A JP27440190 A JP 27440190A JP H04149892 A JPH04149892 A JP H04149892A
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- Japan
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- bank
- banks
- dram
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
記憶保持動作を必要とする随時書き込み、読み出しメモ
リの制御方法に関し、 実質的なアクセス時間のむだを少なくすることができる
方法を擾供することを目的とし、所定時間間隔でリフレ
ッシュ動作が必要な随時書き込み、読み出しメモリ(以
下DRAMという)を制御する方法において、DRAM
を4つ以上のバンクより構成し、各バンクを順次アクセ
スし、且つ1つのバンクのプリチャージとリフレッシュ
動作を他のバンクがアクセスしている時間内に行う構成
とした。
リの制御方法に関し、 実質的なアクセス時間のむだを少なくすることができる
方法を擾供することを目的とし、所定時間間隔でリフレ
ッシュ動作が必要な随時書き込み、読み出しメモリ(以
下DRAMという)を制御する方法において、DRAM
を4つ以上のバンクより構成し、各バンクを順次アクセ
スし、且つ1つのバンクのプリチャージとリフレッシュ
動作を他のバンクがアクセスしている時間内に行う構成
とした。
この発明はメモリ制御方法に関し、特にリフレッシュ(
記憶保持)動作を必要とする随時書き込み、読み出しメ
モリのメモリ制御方法に関するものである。
記憶保持)動作を必要とする随時書き込み、読み出しメ
モリのメモリ制御方法に関するものである。
記憶保持動作が必要な随時書き込み、読み出しメモリ(
以下DRAMという)は安価で、しかも大容量化が可能
であるため、コンピュータシステムに広く用いられてい
る。
以下DRAMという)は安価で、しかも大容量化が可能
であるため、コンピュータシステムに広く用いられてい
る。
第5図は従来のDRAMとその制御部を示す概意図であ
る。DRAMIは2つのバンクBe、B+で構成され、
1つのバンクB0はAバイト〔A:1回のアクセスで読
み出し可能なバイト数(例えば1バイト、2バイト (
1ワード)、4バイト(2ワード))〕ずつの多数の単
位で構成されている。
る。DRAMIは2つのバンクBe、B+で構成され、
1つのバンクB0はAバイト〔A:1回のアクセスで読
み出し可能なバイト数(例えば1バイト、2バイト (
1ワード)、4バイト(2ワード))〕ずつの多数の単
位で構成されている。
このDRAMIはCPU2とDRAM制御回路3によっ
て制御される。すなわちCPU2がDRpM*Jm回路
3にアドレス信号Saを入力すると、D RA M@御
回路3は目的とするアドレスにアクセスをする。このア
クセスは2つのバンクB0、B、で交互に行われ、第6
図に示すように一方のバンクB0をアクセスACすると
、そのバンクB0はプリチャージPCの時間を経過しな
いと次のアクセスACを行うことができないので、その
間他のバンクBIがアクセスされる。更に、DRAMl
ではリフレッシュRF(記憶保持動作)が例えば十数μ
秒に1回の割合で行われる。このリフレッシュRFは一
種のアクセスであるところから、その後更に、プリチャ
ージ20時間を必要とし、結果としてアクセスACから
次のアクセスAC迄の間にプリチャージPC,リフレッ
シュRF、プリチャージPCの3つの工程が介在するこ
とになる。1つのバンクB、(B、)に対するアクセス
間隔は例えば100m秒程度であるのに対して、リフレ
ッシュRFの間隔は上記のように十数μ秒程度である。
て制御される。すなわちCPU2がDRpM*Jm回路
3にアドレス信号Saを入力すると、D RA M@御
回路3は目的とするアドレスにアクセスをする。このア
クセスは2つのバンクB0、B、で交互に行われ、第6
図に示すように一方のバンクB0をアクセスACすると
、そのバンクB0はプリチャージPCの時間を経過しな
いと次のアクセスACを行うことができないので、その
間他のバンクBIがアクセスされる。更に、DRAMl
ではリフレッシュRF(記憶保持動作)が例えば十数μ
秒に1回の割合で行われる。このリフレッシュRFは一
種のアクセスであるところから、その後更に、プリチャ
ージ20時間を必要とし、結果としてアクセスACから
次のアクセスAC迄の間にプリチャージPC,リフレッ
シュRF、プリチャージPCの3つの工程が介在するこ
とになる。1つのバンクB、(B、)に対するアクセス
間隔は例えば100m秒程度であるのに対して、リフレ
ッシュRFの間隔は上記のように十数μ秒程度である。
従って、1つのバンクB+(Be)に対するアクセスA
Cから次のアクセスAC迄にリフレッシュRFを行わな
い場合もあるが、この場合であってもアクセスとアクセ
スの間に上記3つの工程に要する時間が設定されている
。
Cから次のアクセスAC迄にリフレッシュRFを行わな
い場合もあるが、この場合であってもアクセスとアクセ
スの間に上記3つの工程に要する時間が設定されている
。
上記のようにリフレッシュRFを行う必要上、1つのバ
ンクBO(Bl)に対するアクセスACとアクセスAC
の間に1回のりフレ7シュRFと2回のプリチャージを
行う時間間隔を設けておく必要があり、2つのバンクB
o、B+を用いただけでは実質的なアクセス時間が長く
なる欠点がある。
ンクBO(Bl)に対するアクセスACとアクセスAC
の間に1回のりフレ7シュRFと2回のプリチャージを
行う時間間隔を設けておく必要があり、2つのバンクB
o、B+を用いただけでは実質的なアクセス時間が長く
なる欠点がある。
この発明は上記従来の事情に鑑みて提案されたものであ
って、実質的なアクセス時間のむだを少なくすることが
できる方法を提供することを目的とするものである。
って、実質的なアクセス時間のむだを少なくすることが
できる方法を提供することを目的とするものである。
この発明は上記目的を達成するために以下の手段を採用
している。すなわち、所定時間間隔でリフレッシュ動作
が必要な随時書き込み、読み出しメモリ(以下DRAM
という)1を制御する方法において、DRAMIを第1
図に示すように、4つ以上のバンクB0〜B、より構成
し、各バンクB、=B、(m:バンク数−1の整数)を
順次アクセスACし、且つ1つのバンクのプリチャージ
PCとリフレッシュRF動作を他のバンクがアクセスし
ている時間内に行うようにしたものである。
している。すなわち、所定時間間隔でリフレッシュ動作
が必要な随時書き込み、読み出しメモリ(以下DRAM
という)1を制御する方法において、DRAMIを第1
図に示すように、4つ以上のバンクB0〜B、より構成
し、各バンクB、=B、(m:バンク数−1の整数)を
順次アクセスACし、且つ1つのバンクのプリチャージ
PCとリフレッシュRF動作を他のバンクがアクセスし
ている時間内に行うようにしたものである。
第3図(バンク数M=4の場合)に示すようにバンクB
0をアクセスACし、た後、該バンクB0はプリチャー
ジPCに移行する。しかしながら、バンクB、がアクセ
スACされるので、プリチャージPCは見かけ上なくす
ることができる0次にバンクB0がリフレッシュRF動
作に入るときは、バンクB、はプリチャージPCに移行
するが、その間バンクB、をアクセスACすることがで
き、バンクB0のリフレッシュRF、バンクB、のプリ
チャージPCは見かけ上なくなったことになる。
0をアクセスACし、た後、該バンクB0はプリチャー
ジPCに移行する。しかしながら、バンクB、がアクセ
スACされるので、プリチャージPCは見かけ上なくす
ることができる0次にバンクB0がリフレッシュRF動
作に入るときは、バンクB、はプリチャージPCに移行
するが、その間バンクB、をアクセスACすることがで
き、バンクB0のリフレッシュRF、バンクB、のプリ
チャージPCは見かけ上なくなったことになる。
このようにM= (m+1)個のバンクを順次アクセス
することによってアクセス時間に継続性を持たせること
ができる。
することによってアクセス時間に継続性を持たせること
ができる。
第1図はこの発明に用いる原理構成図であり、第2図は
バンクが4個の場合のこの発明の一実施例であり、第3
図はそのタイミングチャートである。
バンクが4個の場合のこの発明の一実施例であり、第3
図はそのタイミングチャートである。
まず、第1図の原理説明図を用いてDRAMIの構成を
説明する。DRAMIはM= (m+1)個のバンク8
0〜B、よりなり、該各バンクB0〜B、が1回のアク
セスタイムでアクセスするバイト数A、すなわち、アド
レス数に対応する領域を1単位としてn+1単位〔n:
0を含む正の整数〕に区分される。そして、まず各バン
クBt+〜B、の単位領域の内、バンク8つの1段目の
単位領域(n=0)に対して番地0〜番地A−1が割り
振られ、また、バンクB1の1段目の単位領域にはA〜
2A−1番地が、更にバンクB、にはCM−1) ・
A−M−A−1番地が割り振られる。
説明する。DRAMIはM= (m+1)個のバンク8
0〜B、よりなり、該各バンクB0〜B、が1回のアク
セスタイムでアクセスするバイト数A、すなわち、アド
レス数に対応する領域を1単位としてn+1単位〔n:
0を含む正の整数〕に区分される。そして、まず各バン
クBt+〜B、の単位領域の内、バンク8つの1段目の
単位領域(n=0)に対して番地0〜番地A−1が割り
振られ、また、バンクB1の1段目の単位領域にはA〜
2A−1番地が、更にバンクB、にはCM−1) ・
A−M−A−1番地が割り振られる。
次゛にバンクB0の2段目(n=1)の単位領域には、
M−A−M−A+A−1番地がバンクB、の2段目の単
位領域はM−A+ (M−1) ・A〜2M−A−1
番地が割り振られ、バンクB、のn段目にはn−M−A
+ (M−1) ・A〜(n+1)・M −A−1番
地が割り振られる。
M−A−M−A+A−1番地がバンクB、の2段目の単
位領域はM−A+ (M−1) ・A〜2M−A−1
番地が割り振られ、バンクB、のn段目にはn−M−A
+ (M−1) ・A〜(n+1)・M −A−1番
地が割り振られる。
このようなバンク構造を有するDRAMIに対してCP
U2がアドレス信号SaをDRAM制御回路3に入力す
ると、ここでアドレスが形成され、RAS、CAS信号
等の制御信号S00〜SCmが各バンクB0〜B1に入
力される。−力制御信号SCa〜Scmによって指定さ
れたアドレスにはデータDがCPU2より書き込み、及
び読み出しできるようになっている。
U2がアドレス信号SaをDRAM制御回路3に入力す
ると、ここでアドレスが形成され、RAS、CAS信号
等の制御信号S00〜SCmが各バンクB0〜B1に入
力される。−力制御信号SCa〜Scmによって指定さ
れたアドレスにはデータDがCPU2より書き込み、及
び読み出しできるようになっている。
第2図はバンク数が4 (M=4) 、CPU2が8ビ
ツトCPU (すなわちA〜1)を用いた場合の一実施
例であり、第3図はそのタイミングチャートである。
ツトCPU (すなわちA〜1)を用いた場合の一実施
例であり、第3図はそのタイミングチャートである。
このようなりRAMIに対してアドレスの低い順に、す
なわちバンクB0のアドレス0から順にアクセスされる
。タイミングt0にバンクB0のアクセスACが終了し
た後タイミング1.にバンクB0はプリチャージPCに
移行するが、バンクB、のアドレス1がアクセスACさ
れ、これによってバンクB0のプリチャージPCは見か
け上なくなったことになる0次にタイミングt2にバン
クB0はリフレッシュRF時間に、バンクB、はプリチ
ャージPCに移行するが、バンクB1のアドレス2がア
クセスACされ、これによってバンクB0のリフレッシ
ュRF、バンクB、のプリチャージPCは見かけ上なく
なったことになる。更に、次のタイミング、すなわちタ
イミングt3にはバンクB0がプリチャージPC時間に
入り、バンクB1はリフレッシュRFされ、バンクB2
がプリチャージPCに移行するが、バンクB、のアドレ
ス3がアクセスされ、これによってバンクB0のプリチ
ャージPC,バンクB、のリフレッシュRF、バンクB
tのプリチャージPCは見かけ上なくなったことになる
。次にタイミングt4に再びバンクB0のアドレス4が
アクセスACされることを順次繰り返す、これによって
アクセスACの連続性が4つのバンクB0〜B、で保た
れ、プリチャージPC1及びリフレッシュRFは見かけ
上なくなることになる。尚、リフレッシュRFがされな
いときには、上記リフレッシュRFとその後のプリチャ
ージPCの時間はCPU2は何の動作もしないことにな
る。(バンクB0におけるタイミング1..17参照) 尚、第4図(a)は8ピツ)CPUの場合のバンク構造
を示したものであって、第1図においてA〜1、すなわ
ち、1バイトが1単位領域を構成する場合に相当し、第
4図(b)は16ビツトCPUの場合のバンク構造を示
したものであって、第1図においてA〜2、すなわち、
1ワードが1単位領域を構成する場合に相当し、更に、
第4図(c)は32ビツトCPUを用いる場合、すなわ
ち、2ワードが1単位領域を構成する場合に相当する。
なわちバンクB0のアドレス0から順にアクセスされる
。タイミングt0にバンクB0のアクセスACが終了し
た後タイミング1.にバンクB0はプリチャージPCに
移行するが、バンクB、のアドレス1がアクセスACさ
れ、これによってバンクB0のプリチャージPCは見か
け上なくなったことになる0次にタイミングt2にバン
クB0はリフレッシュRF時間に、バンクB、はプリチ
ャージPCに移行するが、バンクB1のアドレス2がア
クセスACされ、これによってバンクB0のリフレッシ
ュRF、バンクB、のプリチャージPCは見かけ上なく
なったことになる。更に、次のタイミング、すなわちタ
イミングt3にはバンクB0がプリチャージPC時間に
入り、バンクB1はリフレッシュRFされ、バンクB2
がプリチャージPCに移行するが、バンクB、のアドレ
ス3がアクセスされ、これによってバンクB0のプリチ
ャージPC,バンクB、のリフレッシュRF、バンクB
tのプリチャージPCは見かけ上なくなったことになる
。次にタイミングt4に再びバンクB0のアドレス4が
アクセスACされることを順次繰り返す、これによって
アクセスACの連続性が4つのバンクB0〜B、で保た
れ、プリチャージPC1及びリフレッシュRFは見かけ
上なくなることになる。尚、リフレッシュRFがされな
いときには、上記リフレッシュRFとその後のプリチャ
ージPCの時間はCPU2は何の動作もしないことにな
る。(バンクB0におけるタイミング1..17参照) 尚、第4図(a)は8ピツ)CPUの場合のバンク構造
を示したものであって、第1図においてA〜1、すなわ
ち、1バイトが1単位領域を構成する場合に相当し、第
4図(b)は16ビツトCPUの場合のバンク構造を示
したものであって、第1図においてA〜2、すなわち、
1ワードが1単位領域を構成する場合に相当し、更に、
第4図(c)は32ビツトCPUを用いる場合、すなわ
ち、2ワードが1単位領域を構成する場合に相当する。
いずれの場合にも第3図で示した動作をさせることがで
き、見かけ上のプリチャージPCとリフレッシュRFを
なくすることができる。
き、見かけ上のプリチャージPCとリフレッシュRFを
なくすることができる。
以上説明したようにこの発明は、リフ・レッシュがあっ
てもメモリアクセスに連続性を持たせることができるの
で、アクセス時間が実質的に短くなる効果を有している
。
てもメモリアクセスに連続性を持たせることができるの
で、アクセス時間が実質的に短くなる効果を有している
。
第1図はこの発明の原理説明図、第2図はこの発明の一
実施例構成図、第3図はそのタイミング図、第4図はC
PUのビット数に対応するDRAMの構造を示す概念図
、第5図は従来例ブロック図、第6図は従来例タイミン
グ図である。 図中、 1・・・DRAM。 B0〜B、・・・バンク、 AC・・・アクセス、 PC・・・プリチャージ、 RF・・・リフレッシュ。 バンクB0 バンクB0 バンクB バンクB 第 メ モ バンクB2 バンクB。 図 す 構 成 図 バンクB。 バンクB。
実施例構成図、第3図はそのタイミング図、第4図はC
PUのビット数に対応するDRAMの構造を示す概念図
、第5図は従来例ブロック図、第6図は従来例タイミン
グ図である。 図中、 1・・・DRAM。 B0〜B、・・・バンク、 AC・・・アクセス、 PC・・・プリチャージ、 RF・・・リフレッシュ。 バンクB0 バンクB0 バンクB バンクB 第 メ モ バンクB2 バンクB。 図 す 構 成 図 バンクB。 バンクB。
Claims (1)
- 【特許請求の範囲】 〔1〕所定時間間隔でリフレッシュ動作が必要な随時書
き込み、読み出しメモリ(以下DRAMという)(1)
を制御する方法において、 DRAM(1)を4つ以上のバンク(B_o〜B_m)
〔m:バンク数−1の整数〕より構成し、各バンク(B
_o〜B_m)を順次アクセス(AC)し、且つ1つの
バンクのプリチャージ(PC)とリフレッシュ(RF)
動作を他のバンクがアクセスしている時間内に行うよう
にしたことを特徴とするメモリ制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2274401A JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2274401A JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04149892A true JPH04149892A (ja) | 1992-05-22 |
Family
ID=17541155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2274401A Pending JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04149892A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997004457A3 (en) * | 1995-07-14 | 1997-03-06 | Cirrus Logic Inc | Pipelined address memories, and systems and methods using the same |
KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
-
1990
- 1990-10-11 JP JP2274401A patent/JPH04149892A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997004457A3 (en) * | 1995-07-14 | 1997-03-06 | Cirrus Logic Inc | Pipelined address memories, and systems and methods using the same |
US5657285A (en) * | 1995-07-14 | 1997-08-12 | Cirrus Logic, Inc. | Pipelined address memories, and systems and methods using the same |
US5745428A (en) * | 1995-07-14 | 1998-04-28 | Cirrus Logic, Inc. | Pipelined address memories, and systems and methods using the same |
KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
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