JPH0414226A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に微細素子
の高集積化に適した配線コンタクト部の形成方法に関す
る。

（従来の技術） 微細加工技術の進歩により、半導体集積回路の大規模化
が著しく進んでいる。集積回路の更なる高集積化を図る
ためには、ノくターンの微細化を二゛けでなく、複数パ
ターンを形成する際の合わせずれや加工のばらつきに対
する余裕を如何に小さくするかが重要になる。例えば、
ＭＯＳ集積回路では通常、ゲート、ソースおよびドレイ
ンは互も）に自己整合されて形成される。しかし、これ
らゲート　ソース或いはドレインに対する電極配線のコ
ンタクト部は通常これらに対して自己整合的に形成でき
ないため、一定の合わせ余裕を必要とする。

そしてコンタクト孔形成に際して合わせずれがあると、
短絡等の不都合が生じる。この問題を具体的に第６図（
ａ）　（ｂ）を参照して説明する。

第６図（ａ）　（ｂ）は、ＭＯＳ集積回路の一つのＭＯ
Ｓトランジスタ部分を示したもので、ｐ型シリコン基板
３１の素子分離絶縁膜３２で囲まれた領域にゲート絶縁
膜３３を介してゲート電極３４か形成され、このゲート
電極３４に自己整合されてｎ型ソース、ドレイン拡散層
３５．３６か形成されている。素子形成された基板上は
、層間絶縁膜３８で覆われ、これにコンタクト孔か開け
られて、電極配線３９．４０が形成されている。第６図
（ａ）は、ソース、ドレイン拡散層に対するコンタクト
孔が僅かな合わせずれをもって形成された状態であるが
、合わせ余裕をこえて位置ずれが生じると、同図（ｂ）
に示すような状態になる。これは、コンタクト孔にゲー
ト電極３４か露出して、一方の電極配線３９がゲート電
極３４に短絡した状態である。この様な事態を招かない
ためには、合わせ余裕を十分にとることが必要になり、
これがより一層の高集積化を損なう理由になっている。

（発明が解決しようとする課題） 以上のように従来の集積回路では、配線コンタクト部の
合わせ余裕が必要であり、これが集積回路の一層の高集
積化の妨げになっていた。

本発明はこの様な点に鑑みなされたもので、信頼性を損
なうことなく配線コンタクト部の合わせ余裕を十分小さ
くすることを可能とし、したかつて素７の高集積化を可
能とした半導体装置の製造方法を提供することを目的と
する。

［発明の構成コ （課題を解決するための手段） 本発明にかかる半導体装置の製造方法は、所望の素子が
形成された半導体基板上に工・ソチングストップ膜を介
して層間絶縁膜となる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜にコンタクト孔を形成する工程と、 前記コンタクト孔に露出した前記エツチングストップ膜
をエツチング除去する工程と、前記コンタクト孔の側壁
に選択的に第２の絶縁膜を形成する工程と、 前記コンタクト孔を介して基板拡散層または電極配線に
コンタクトする配線を形成する工程と、を有することを
特徴とする。

（作用） 本発明によれば、層間絶縁膜の下地にエツチングストッ
プ膜を形成しておくことにより、コンタクト孔形成のエ
ツチングによる無用な突き抜けが防止される。そしてコ
ンタクト孔か合わせずれをもって形成された場合にも、
そのコンタクト孔側壁に所謂側壁残しの技術により絶縁
膜を形成することによって、例えばコンタクト孔側壁に
露出したゲート電極等をカバーすることができる。これ
により例えば、ＭＯＳ集積回路のソース、ドレイン拡散
層に対するコンタクト部についていえば、コンタクト孔
とゲート電極の間の余裕を従来に比べて小さく、場合に
よってゼロにすることもてきる。したかつて本発明によ
れば、集積回路の一層の高集積化か可能になる。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）〜（ｇ）はＭＯＳ集積回路に適用した第１
の実施例の製造工程図である。ｐ型シリコン基板１に例
えばＬＯＣＯ３法によって素子分離絶縁膜２を形成し、
素子領域に熱酸化によるゲート絶縁膜３を介して多結晶
シリコン膜の堆積、バターニングによりゲート電極４を
形成する。その後ゲート電極３をマスクとして不純物を
イオン注入してｎ型のソース、ドレイン拡散層５．６を
形成する。こうして素子形成された基板の露出面および
ゲート電極表面には薄い熱酸化膜７を形成する（第１図
（ａ））。次いて基板全面に、エツチングストップ膜と
して多結晶シリコン膜８を薄く堆積する（第１図（ｂ）
）。その後ＣＶＤ法によって層間絶縁膜となるシリコン
酸化膜９を堆積し、これにＲＩＥ等の異方性エツチング
によってコンタクト孔１０を形成する（第１図（Ｃ））
。ここでは、コンタクト孔１０が、ゲート電極４に対し
て合わせ余裕がなく、かつ僅かの合わせずれが生じた状
態で形成された場合を示している。図示のように、シリ
コン酸化膜９の下地には多結晶シリコン膜８があるため
、これがエツチングストップ膜として働いて、基板やゲ
ート電極が露出することはない。

図示のようにコンタクト孔位置か素子分離絶縁膜２に一
部オーバラップしている場合にも、素子分離絶縁膜２が
エツチングされることはない。

次にコンタクト孔１０に露出した多結晶シリコン膜８を
酸化膜９をマスクとして用いて等方性エツチングにより
除去する（第１図（ｄ））。その後基板全面に、ＣＶＤ
法によりシリコン酸化膜１１を堆積する（第１図（ｅ）
）。そして異方性エツチングにより酸化膜をエツチング
して、シリコン酸化膜１１をコンタクト孔１０の側壁の
みに残し、ソース、ドレイン拡散層５，６の表面を露出
させる（第１図（ｆ））。最後にＡ、Ｑ等の金属膜を形
成シ、コレヲハターニングして、ソース、ドレインの電
極配線１２．１３を形成する（第１図（ｇ））。

この実施例によれば、コンタクト孔形成の工程で、多結
晶シリコン膜８かエツチングストップとなるために、ゲ
ート電極４が露出することはなく、また素子分離絶縁膜
２がエツチングされて基板まで突き抜けることもない。

またコンタクト孔１゜に露出した多結晶シリコン膜８は
除去されて、その後シリコン酸化膜１１によりコンタク
ト孔側壁が覆われるから、残された多結晶シリコン膜、
８が短絡の原因となることもない。こうして合わせ余裕
セロであっても、不都合なくソース、ドレイン拡散層５
．６に対する電極配線１２・、１３のコンタクトをとる
ことかできる。更にコンタクト孔１０の大きさは、側壁
の酸化膜１１により、パタニング技術により得られるも
のより実質的に小さいものとなるから、加工限界より小
さいコンタクト孔の形成も可能であり、そこまで小さい
コンタクト孔である必要かなければバターニング工程か
容易になる。更にまた、コンタクト孔側壁へのシリコン
酸化膜１１の形成によって、電極配線層のステソプカハ
レージが改善される。

第２図（ａ）〜（Ｃ）はＭＯＳ集積回路に適用した第２
の実施例のコンタクト孔形成後の工程を示している。コ
ンタクト孔形成までの工程は基本的に先の実施例の第１
図（ａ）〜（ｃ）と同しである。但しこの実施例におい
ては、第１図（ｂ）の状態で、堆積した多結晶シリコン
膜８に酸素をイオン注入する工程が入る。そしてコンタ
クト孔１０に露出した多結晶シリコン膜８をエツチング
除去した後、熱処理をすることによって、シリコン酸化
膜９の下に残っている多結晶シリコン膜８を酸化膜にし
てしまう。これが第２図（ａ）の状態である。その後先
の実施例と同様にシリコン酸化膜１１を堆積しく第２図
（ｂ）　）　、これをコンタクト孔１０の側壁のみに残
し、電極配線１２．１３を形成する（第２図（Ｃ））。

この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例の場合、エツチングストップ膜とし
て用いた多結晶シリコン膜８が最終的に消滅している。

したがって多結晶シリコン膜８が残されている先の実施
例に比べて浮遊容量が小さくなる。これは、集積回路の
高速動作化にとって有利である。

第３図（ａ）〜（ｇ）はＭＯＳ集積回路に適用した第３
の実施例の製造工程図である。第３図（ａ）は、第１図
（ａ）と同じである。この実施例ではこの後、ＣＶＤ法
により全面にまずシリコン窒化膜１４を形成し、その上
に多結晶シリコン膜８を形成する（第３図（ｂ））。そ
の後ＣＶＤによりシリコン酸化膜９を堆積し、異方性エ
ツチングによってコンタクト孔１０を形成する（第３図
（Ｃ））。この実絶倒でも、コンタクト孔１０か位置す
れを生（、ている場合を示している。この後、コンタク
ト孔１０に露出した多結晶シリコン膜８を工・ンチング
除去する（第３図（ｄ））。そしてウニ・ソト雰囲気中
で酸化を行うことにより、シリコン酸化膜９の下にある
多結晶シリコン膜８を酸化膜にしてしまう（第３図（ｅ
））。このとき窒化膜１４か酸化防止膜として働き、多
結晶シリコン膜８のみを酸化することができる。

その後、コンタクト孔１０に露出している窒化膜１４を
エツチング除去し、さらにその下地の酸化膜７をエツチ
ング除去して、ソース、ドレイン拡散層５，６を露出さ
せる（第３図（ｆ））。このとき、コンタクト孔１０に
位置ずれがあるため、ゲート電極４の一部も露出する。

この後、先の実施例と同様にしてシリコン酸化膜１１を
側壁残しの技術によりコンタクト孔１０の側壁に選択的
に形成し、電極配線１２．１３を形成する（第３図（ｇ
））。

この実施例によっても、無用な多結晶シリコン膜を酸化
膜に変換してンデ遊容量を低減しなから、合わせずれが
あっても不都合の生しない状態でコンタクト部を形成す
ることかできる。

第４図（ａ）〜（ｅ）はＭ　ＯＳ集積回路に適用した第
４の実施例の製造工程図である。この実施例では、第１
の実施例と同様にして〜１０Ｓトランジスタを形成した
後、側壁残しの技術によってゲート電極４の側壁にシリ
コン酸化膜１５を形成し、ソース、ドレイン領域に重ね
て不純物をイオン注入してｎ型の高濃度ソース、トレイ
ン拡散層１６゜１７を形成して、所謂ＬＤＤ構造として
いる（第４図（ａ））。その後は第１の実施例と同様で
あり、酸化膜７を形成した後エツチングストップ膜とし
ての多結晶シリコン膜８を堆積しく第４図（ｂ））シリ
コン酸化膜９を堆積してコンタクト孔１０を開ける（第
４図（Ｃ））。そして露出した多結晶シリコン膜８をエ
ツチング除去しく第４図（ｄ））、更に酸化膜７を除去
した後、シリコン酸化膜１１をコンタクト孔１０の側壁
に形成し、電極配線１２．１３を形成する（第４図（ｅ
））。

二の実施例によれば、第１の実施例での効果に加えて、
ＬＤＤ構造の採用によって微細化された素子の信頼性向
上が図られる。

以上では専らＭＯ５集積回路のＭＯ３Ｉ−ランジスタ部
分に着目した実施例を説明したか、本発明の方法は、上
下配線間の相互接続のコンタクト部にも同様に適用する
ことができる。その様な実施例を次に説明する。

第５図（ａ）〜（ｅ）がその実施例の製造工程である。

所望の素子が形成され絶縁膜で覆われた半導体基板２１
上に、第１の金属配線２２を形成する（第５図（ａ））
。その後全面に薄＜ＣＶＤによりシリコン酸化膜２３を
堆積し、更にその上にエツチングストップ膜としての多
結晶シリコン膜２４を堆積する（第５図（ｂ））。つい
て層間絶縁膜となるシリコン酸化膜２５を堆積し、これ
に異方性エツチングよりコンタクト孔２６を形成する（
第５図（Ｃ））。ここでも、合わせ余裕がゼロで、合わ
せずれが生じている場合を示している。すなわちコンタ
クト孔２６の大きさは、第２の金属配線２の幅と同して
あり、その幅かられずかにすれた状態でコンタクト孔２
６か形成されている。この後、コンタクト孔２６に露出
している多結晶シリコン膜２４を酸化膜２５をマスクと
して用いてエツチング除去する（第５図（ｄ））。更に
金属配線２２上の薄い酸化膜２３をエツチング除去した
後、側壁残しの技術によってシリコン酸化膜２７をコン
タクト孔２６の側壁に形成し、第１の金属配線２２にコ
ンタクトする第２の金属配線２８を形成する（第５図（
ｅ））。

この実施例の場合も、コンタクト孔の形成に位置ずれが
あっても問題かない。従来法では、この様なコンタクト
部で合わせ余裕かなく、合わせずれが生しると、第１の
金属配線２２上からずれた位置でコンタクト孔のエツチ
ングか止まらず突き抜けが生じる。これは短絡事故や、
第２の金属配線の段切れの原因となる。この実施例にお
いては、多結晶シリコン膜がエツチングストップ膜とし
て層間絶縁膜の下地に形成されているため、この様な不
都合が生じない。またコンタクト孔には側壁絶縁膜を形
成しているから、これも段切れ防止に役立つ。以上によ
り、多層配線のコンタクト部の微細化と信頼性向上が図
られる。

本発明は、上記実施例に限られるものではない。

実施例ではエツチングストップ膜として多結晶シリコン
膜を用いたが、これは層間絶縁膜とのエツチング選択比
の大きいものであればよく、例えば層間絶縁膜がシリコ
ン酸化膜である場合には窒化チタン膜、チタンシリサイ
ド膜等を用いることができる。層間絶縁膜もシリコン酸
化膜の他、例えばシリコン酸化膜とシリコン窒化膜の複
合膜等信のキイ料膜を用いることか可能である。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果コ 以上述べたように本発明によれば、信頼性を損なうこと
なく、配線コンタクト部の合わせ余裕を十分に小さく、
場合によってはゼロにすることもでき、各種半導体集積
回路の一層の高集積化を図ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明をＭＯＳ集積回路に適用
した第１の実施例の製造工程を示す断面図、第２図（ａ
）〜（ｅ）は第２の実施例の製造工程を示す断面図、 第３図（ａ）〜（ｇ）は第３の実施例の製造工程を示す
断面図、 第４図（ａ）〜（ｅ）は第４の実施例の製造工程を示す
断面図、 第５図（ａ）〜（ｅ）は本発明を多層配線のコンタクト
部に適用した実施例の製造工程を示す断面図、第６図（
ａ）　（ｂ）は従来例の問題を説明するための断面図で
ある。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５．６・
・・ラス。ドレイン拡散層、７・・・シリコン酸化膜、
８・・・多結晶シリコン膜（エツチングストップ膜）、
９・・・シリコン酸化膜（第１の絶縁膜）、１０・・・
コンタクト孔、１１・・・シリコン酸化膜（第２の絶縁
膜）、１２．１３・・・金属配線、１４・・・シリコン
窒化膜、１５・シリコン酸化膜、１６．１７・・・ソー
ス、ドレイン拡散層、２］・・半導体基板、２２・・第
１の金属配線、２３・・・シリコン酸化膜、２４・・・
多結晶シリコン膜（エツチングストップ膜）２５・・・
シリコン酸化膜（第１の絶縁膜）、２６・コンタクト孔
、２７・・シリコン酸化膜（第２の絶縁膜）　２８・・
・第２の金属配線。 出願人代理人　弁理士　鈴江武彦 第１図 第 図 第 図 第 図 ７］２ 第 図 ／２２

Claims (2)

【特許請求の範囲】
1. （１）所望の素子が形成された半導体基板上にエッチン
   グストップ膜を介して層間絶縁膜となる第１の絶縁膜を
   形成する工程と、 前記第１の絶縁膜にコンタクト孔を形成する工程と、 前記コンタクト孔に露出した前記エッチングストップ膜
   をエッチング除去する工程と、 前記コンタクト孔の側壁に選択的に第２の絶縁膜を形成
   する工程と、 前記コンタクト孔を介して基板拡散層または電極配線に
   コンタクトする配線を形成する工程と、を有することを
   特徴とする半導体装置の製造方法。
2. （２）素子分離された半導体基板にゲート絶縁膜を介し
   てゲート電極を形成し、このゲート電極をマスクとして
   不純物をドープしてソースおよびドレイン拡散層を形成
   する工程と、 前記ゲート電極およびソース、ドレイン拡散層が形成さ
   れた基板上にエッチングストップ膜を介して層間絶縁膜
   となる第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜に前記ソース、ドレイン拡散層に対す
   るコンタクト孔を形成する工程と、前記コンタクト孔に
   露出した前記エッチングストップ膜をエッチング除去す
   る工程と、 前記コンタクト孔の側壁に選択的に第２の絶縁膜を形成
   する工程と、 前記コンタクト孔を介して前記ソース、ドレイン拡散層
   にコンタクトする配線を形成する工程と、を有すること
   を特徴とする半導体装置の製造方法。