JPH04139870A - 入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に用いられる入力バッファ回
路の回路構成に関する。

〔従来の技術〕

現在、各種の電子装置には、ＴＴＬ入力の集積回路が多
用されている。

このため、内部の動作が電源電位とグランド電位との間
をフルスイングするＣＭＯ３集積回路でも、標準品では
、ＴＴＬ入力の集積回路との入力レベルの互換性を維持
するために、入力部に入力バッファ回路を設け、ＴＴＬ
入力が可能なように設計するのが一般的である。

第４図に、従来の入力バッファ回路の一例の回路構成を
示す。

この従来の入力バッファ回路は、縦列に接続されたイン
バータ１，２．３及び４さ、インバータ３及び２の入出
力の接続点に接続されたインバータ５とからなる。

第４図に示す回路構成において、インバータ１は、外部
からのＴＴＬレベルのアドレス入力信号Ａを内部信号レ
ベルに変換する機能を有する。

ところが、インバータ１の出力信号のレベレが、以下に
述べる理由により中間レベルにならざるを得ないので、
インバータ１の後段に更にインバータ２を設けて、この
インバータ２の出力信号が電源電圧とグランド電位との
間をフルスイングするように設計する。

これは、外部からのアドレス入力信号はＴＴＬレベルで
あり、ハイレベルを２．０■以上に設定しロウレベルを
０．８Ｖ以下に設定するのが一般的であるので、インバ
ータ１の出力信号はＴＴＬレベルの全範囲に対してフル
スイングすることができないからである。

上記のような回路構成の入カバソファ回路において、こ
の人力バッファ回路がｊＪ」力する信号は、内部アドレ
ス信号として、同一チノブ」二に設けられた次段の回路
（図示せず）に入力される。

内部アドレス信号ＴＡは、アドレス入力信号Ａが“Ｈ′
′の時はＨ゛となり、アドレス入力信号Ａが１１１．”
の時には“Ｌ”となる。

内部アドレス信号ＴＢは、アドレス入力信号Ａが“Ｈ′
”の時は“Ｌ　ｎとなり、アドレス入力信号Ａが“Ｌ”
の時にはＩＩＨ“となる。

〔発明が解決しようとする課題〕

上述のように、従来のＴＴＬレベル信号が入力可能な入
力バノファ回路では、アドレス入力信号Ａが中間の電位
（一般的には２．０■以上および０．８Ｖ以下）になる
場合があり、ノイズマージンが小さい。

そのため、この人力バッファ回路の、４’ｌに入力初段
部（第４図においては、インバータ１）て、電源配線や
グランド配線に発生するノイズによって内部の論理が反
転し、誤動作が起る場合が多かった。

上記のノイズは、比較的多量の電荷が瞬時に移動するこ
とによって発生するものであって、半導体集積回路にお
いては、この半導体集積回路の外部に対する出力信号が
遷移する時に発生するものがほとんどである。

アドレス入力信号のレベルとしては、電圧が２、ＯＶま
たは０．８■に近いはとノイズの影響を受けて誤動作を
起しやすい。

〔課題を解決するための手段〕

本発明の入力バッファ回路は、内部アドレス信号を入力
とする遅延回路と、前記遅延回路の出力を入力とする信
号遷移検出回路と、前記信号遷移検出回路の出力を入力
とし前記内部アドレス信号をラッチする回路とを何する
ことを特徴とする。

〔実施例〕

次に、本発明の好適な実施例について、図面を参照して
説明する。

第１図は、本発明の第１の実施例の回路構成を示す回路
図である。

本実施例は、初段部のインバータ１と、ＰチャンネルＭ
Ｏ８）ランジスタＰ、及びＰ２並びにＮチャンネルＭＯ
８）ランジスタＮ１及びＮ２とインバータ６とからなる
クロックドインバータ７と、このクロックドインバータ
７が出力する内部アドレス信号ＩＡを入力とする遅延回
路８と、この遅延回路８の出力を入力として、この遅延
回路８の出力信号が遷移した時にハイレベルのパルスを
出力する信号遷移検出回路９とからなる。

信号遷移検出回路９からの出力信号は、クロックドイン
バータフに対するラッチ信号Ｓとして、ＰチャンネルＭ
Ｏ８）ランジスタＰ、のゲートに直接入力され、又、イ
ンバータ６によって反転されてＮチャンネルＭＯ８）ラ
ンジスタＮ２のグートに入力される。

クロックドインバータ７は、う・ソチ信号Ｓが“Ｈ”の
時に内部アドレス信号ＩＡをう・ソチする。

以下に、本実施例の動作について、第２図に示すタイム
チャートを参照しながら説明する。

第２図は、本実施例が動作する時の、各部の信号の動作
波形を示すタイミングチャートである。

第２図において、時刻Ｔ１に、アドレス入力信号Ａが、
′Ｈ”から１１　Ｌ　１１へ、又は＋１１．　ＴＩから
“Ｈ”へ遷移すると、内部アドレス信号ＩＡが“Ｈ”か
ら“Ｌ”へ、又は　Ｉｔ　Ｌ　Ｉ“から“′Ｈ″へ遷移
する。

この内部アドレス信号ＩＡの遷移は、アドレス入力信号
Ａの遷移よりも、インバータ１及びクロックドインバー
タ７での遅延時間分たけ遅れる。

次いで、信号遷移検出回路９は、上記の内部アドレス信
号ＩＡの遷移から時間τ１だけ遅れて、パルス幅がτ２
のハイレベルのラッチ信号Ｓを出力する。

−〇− 上記の時間で、は、遅延回路８での遅延時間である。

時間で２の間は、ラッチ信号Ｓがハイレベルにあるので
、ＰチャンネルＭＯ８）ランジスタＰ２はオフ状態にな
る。

又、ＮチャンネルＭＯ８）ランジスタＮ２のゲートには
、ラッチ信号Ｓがインバータ６によって反転されてロウ
レベルとなって入力されているので、このＮチャンネル
ＭＯ３）ランジスタＮ２もオフ状態になる。

すなわち、時間τ２の間は、内部アドレス信号ＩＡはク
ロックドインバータフによってラッチされている。

従って、この間に、この人カバソファ回路が出力する内
部アドレス信号ＩＡを受けて次段以降の回路が動作し、
この半導体集積回路の外部に対する出力信号ＯＵＴが遷
移しても、この出力信号ＯＵＴの遷移に伴なって発生す
るノイズによって入力バッファ回路の初段のインバータ
１が誤動作を起し、内部アドレス信号ＩＡが反転してし
まうことはない。

時刻Ｔ２に、アドレス入力信号Ａが、時刻Ｔ。

の時とは逆の方向に遷移する時にも、上述したと同様の
動作により、内部アドレス信号ＩＡはラッチされて反転
しない。

遅延回路８での遅延時間τ１、及び信号遷移検出回路９
が出力するランチ信号Ｓのハイレベルパルスのパルス幅
τ２を適切に設定するこきにより、半導体集積回路の外
部に対する出力信号ＯＵＴが遷移する時間帯に、内部ア
ドレス信号ＩＡがラッチされるようにしておき、ノイズ
によって反転しないようにすることかできる。

次に、本発明の第２の実施例について説明する。

第２図は、本発明の第２の実施例の回路構成を示す回路
図である。

本実施例では、第１図に示す第１の実施例が、クロック
ドインバータ７によって内部アドレス信号ＩＡをラッチ
していたのに対して、ＰチャンネルＭＯ３）ランジスタ
Ｐ３とＮチャンネルＭＯＳトランジスタＮ３を並列に接
続したトランスファーグー）１０とインバータ６によっ
てラッチしている。

アドレス入力信号Ａが遷移すると、内部アドレス信号Ｉ
Ａが遷移し、信号遷移検出回路９が、遅延時間τ、たけ
遅れてパルス幅τ２のハイレベルパルスを出力する。

このハイレベルパルスによって、トランスファーゲート
１０のＰチャンネルＭＯ８）ランジスタＰ３がオフ状態
になり、一方、ＮチャンネルＭＯ８）ランジスタＮ３の
ゲートには、インバータ６によって反転されたロウレベ
ルパルスが入力されるので、ＮチャンネルＭＯＳトラン
ジスタＮ３もオフ状態となる。

従うて、時間τ２の間は、内部アドレス信号ＩＡがラッ
チされて反転することはない。

〔発明の効果〕

以上説明したように、本発明は内部アドレス信号の遷移
を検出し、半導体集積回路の出力信号が遷移する時間帯
は内部アドレス信号をラッチするようにしているため、
半導体集積回路の外部への出力信号の遷移に伴なって電
源配線やクランド配線にノイズが発生しても、内部アド
レス信号が反転することがなく、半導体集積回路の誤動
作を防ぐことができるという効果を宵する。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路構成を示す回路
図、第２図は、第１の実施例の動作時における信号波形
を表す図、第３図は、本発明の第２の実施例の回路構成
を示す回路図、第４図は、従来の入力バッファ回路の一
例の回路構成を示す回路図である。 １．２．３，４．５．６・・・インバータ、７・・・ク
ロックドインバータ、８・・・遅延回路、９・・・信号
遷移検出回路、１０・・・トランスファーゲート。

Claims (1)

【特許請求の範囲】
1. 　内部アドレス信号を入力とする遅延回路と、前記遅延
   回路の出力を入力とする信号遷移検出回路と、前記信号
   遷移検出回路の出力を入力とし前記内部アドレス信号を
   ラッチする回路とを有することを特徴とする入力バッフ
   ァ回路。