JPH04139870A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH04139870A JPH04139870A JP2264353A JP26435390A JPH04139870A JP H04139870 A JPH04139870 A JP H04139870A JP 2264353 A JP2264353 A JP 2264353A JP 26435390 A JP26435390 A JP 26435390A JP H04139870 A JPH04139870 A JP H04139870A
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- JP
- Japan
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- circuit
- signal
- internal address
- address signal
- input
- Prior art date
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- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 29
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に用いられる入力バッファ回
路の回路構成に関する。
路の回路構成に関する。
現在、各種の電子装置には、TTL入力の集積回路が多
用されている。
用されている。
このため、内部の動作が電源電位とグランド電位との間
をフルスイングするCMO3集積回路でも、標準品では
、TTL入力の集積回路との入力レベルの互換性を維持
するために、入力部に入力バッファ回路を設け、TTL
入力が可能なように設計するのが一般的である。
をフルスイングするCMO3集積回路でも、標準品では
、TTL入力の集積回路との入力レベルの互換性を維持
するために、入力部に入力バッファ回路を設け、TTL
入力が可能なように設計するのが一般的である。
第4図に、従来の入力バッファ回路の一例の回路構成を
示す。
示す。
この従来の入力バッファ回路は、縦列に接続されたイン
バータ1,2.3及び4さ、インバータ3及び2の入出
力の接続点に接続されたインバータ5とからなる。
バータ1,2.3及び4さ、インバータ3及び2の入出
力の接続点に接続されたインバータ5とからなる。
第4図に示す回路構成において、インバータ1は、外部
からのTTLレベルのアドレス入力信号Aを内部信号レ
ベルに変換する機能を有する。
からのTTLレベルのアドレス入力信号Aを内部信号レ
ベルに変換する機能を有する。
ところが、インバータ1の出力信号のレベレが、以下に
述べる理由により中間レベルにならざるを得ないので、
インバータ1の後段に更にインバータ2を設けて、この
インバータ2の出力信号が電源電圧とグランド電位との
間をフルスイングするように設計する。
述べる理由により中間レベルにならざるを得ないので、
インバータ1の後段に更にインバータ2を設けて、この
インバータ2の出力信号が電源電圧とグランド電位との
間をフルスイングするように設計する。
これは、外部からのアドレス入力信号はTTLレベルで
あり、ハイレベルを2.0■以上に設定しロウレベルを
0.8V以下に設定するのが一般的であるので、インバ
ータ1の出力信号はTTLレベルの全範囲に対してフル
スイングすることができないからである。
あり、ハイレベルを2.0■以上に設定しロウレベルを
0.8V以下に設定するのが一般的であるので、インバ
ータ1の出力信号はTTLレベルの全範囲に対してフル
スイングすることができないからである。
上記のような回路構成の入カバソファ回路において、こ
の人力バッファ回路がjJ」力する信号は、内部アドレ
ス信号として、同一チノブ」二に設けられた次段の回路
(図示せず)に入力される。
の人力バッファ回路がjJ」力する信号は、内部アドレ
ス信号として、同一チノブ」二に設けられた次段の回路
(図示せず)に入力される。
内部アドレス信号TAは、アドレス入力信号Aが“H′
′の時はH゛となり、アドレス入力信号Aが111.”
の時には“L”となる。
′の時はH゛となり、アドレス入力信号Aが111.”
の時には“L”となる。
内部アドレス信号TBは、アドレス入力信号Aが“H′
”の時は“L nとなり、アドレス入力信号Aが“L”
の時にはIIH“となる。
”の時は“L nとなり、アドレス入力信号Aが“L”
の時にはIIH“となる。
上述のように、従来のTTLレベル信号が入力可能な入
力バノファ回路では、アドレス入力信号Aが中間の電位
(一般的には2.0■以上および0.8V以下)になる
場合があり、ノイズマージンが小さい。
力バノファ回路では、アドレス入力信号Aが中間の電位
(一般的には2.0■以上および0.8V以下)になる
場合があり、ノイズマージンが小さい。
そのため、この人力バッファ回路の、4’lに入力初段
部(第4図においては、インバータ1)て、電源配線や
グランド配線に発生するノイズによって内部の論理が反
転し、誤動作が起る場合が多かった。
部(第4図においては、インバータ1)て、電源配線や
グランド配線に発生するノイズによって内部の論理が反
転し、誤動作が起る場合が多かった。
上記のノイズは、比較的多量の電荷が瞬時に移動するこ
とによって発生するものであって、半導体集積回路にお
いては、この半導体集積回路の外部に対する出力信号が
遷移する時に発生するものがほとんどである。
とによって発生するものであって、半導体集積回路にお
いては、この半導体集積回路の外部に対する出力信号が
遷移する時に発生するものがほとんどである。
アドレス入力信号のレベルとしては、電圧が2、OVま
たは0.8■に近いはとノイズの影響を受けて誤動作を
起しやすい。
たは0.8■に近いはとノイズの影響を受けて誤動作を
起しやすい。
本発明の入力バッファ回路は、内部アドレス信号を入力
とする遅延回路と、前記遅延回路の出力を入力とする信
号遷移検出回路と、前記信号遷移検出回路の出力を入力
とし前記内部アドレス信号をラッチする回路とを何する
ことを特徴とする。
とする遅延回路と、前記遅延回路の出力を入力とする信
号遷移検出回路と、前記信号遷移検出回路の出力を入力
とし前記内部アドレス信号をラッチする回路とを何する
ことを特徴とする。
次に、本発明の好適な実施例について、図面を参照して
説明する。
説明する。
第1図は、本発明の第1の実施例の回路構成を示す回路
図である。
図である。
本実施例は、初段部のインバータ1と、PチャンネルM
O8)ランジスタP、及びP2並びにNチャンネルMO
8)ランジスタN1及びN2とインバータ6とからなる
クロックドインバータ7と、このクロックドインバータ
7が出力する内部アドレス信号IAを入力とする遅延回
路8と、この遅延回路8の出力を入力として、この遅延
回路8の出力信号が遷移した時にハイレベルのパルスを
出力する信号遷移検出回路9とからなる。
O8)ランジスタP、及びP2並びにNチャンネルMO
8)ランジスタN1及びN2とインバータ6とからなる
クロックドインバータ7と、このクロックドインバータ
7が出力する内部アドレス信号IAを入力とする遅延回
路8と、この遅延回路8の出力を入力として、この遅延
回路8の出力信号が遷移した時にハイレベルのパルスを
出力する信号遷移検出回路9とからなる。
信号遷移検出回路9からの出力信号は、クロックドイン
バータフに対するラッチ信号Sとして、PチャンネルM
O8)ランジスタP、のゲートに直接入力され、又、イ
ンバータ6によって反転されてNチャンネルMO8)ラ
ンジスタN2のグートに入力される。
バータフに対するラッチ信号Sとして、PチャンネルM
O8)ランジスタP、のゲートに直接入力され、又、イ
ンバータ6によって反転されてNチャンネルMO8)ラ
ンジスタN2のグートに入力される。
クロックドインバータ7は、う・ソチ信号Sが“H”の
時に内部アドレス信号IAをう・ソチする。
時に内部アドレス信号IAをう・ソチする。
以下に、本実施例の動作について、第2図に示すタイム
チャートを参照しながら説明する。
チャートを参照しながら説明する。
第2図は、本実施例が動作する時の、各部の信号の動作
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
第2図において、時刻T1に、アドレス入力信号Aが、
′H”から11 L 11へ、又は+11. TIから
“H”へ遷移すると、内部アドレス信号IAが“H”か
ら“L”へ、又は It L I“から“′H″へ遷移
する。
′H”から11 L 11へ、又は+11. TIから
“H”へ遷移すると、内部アドレス信号IAが“H”か
ら“L”へ、又は It L I“から“′H″へ遷移
する。
この内部アドレス信号IAの遷移は、アドレス入力信号
Aの遷移よりも、インバータ1及びクロックドインバー
タ7での遅延時間分たけ遅れる。
Aの遷移よりも、インバータ1及びクロックドインバー
タ7での遅延時間分たけ遅れる。
次いで、信号遷移検出回路9は、上記の内部アドレス信
号IAの遷移から時間τ1だけ遅れて、パルス幅がτ2
のハイレベルのラッチ信号Sを出力する。
号IAの遷移から時間τ1だけ遅れて、パルス幅がτ2
のハイレベルのラッチ信号Sを出力する。
−〇−
上記の時間で、は、遅延回路8での遅延時間である。
時間で2の間は、ラッチ信号Sがハイレベルにあるので
、PチャンネルMO8)ランジスタP2はオフ状態にな
る。
、PチャンネルMO8)ランジスタP2はオフ状態にな
る。
又、NチャンネルMO8)ランジスタN2のゲートには
、ラッチ信号Sがインバータ6によって反転されてロウ
レベルとなって入力されているので、このNチャンネル
MO3)ランジスタN2もオフ状態になる。
、ラッチ信号Sがインバータ6によって反転されてロウ
レベルとなって入力されているので、このNチャンネル
MO3)ランジスタN2もオフ状態になる。
すなわち、時間τ2の間は、内部アドレス信号IAはク
ロックドインバータフによってラッチされている。
ロックドインバータフによってラッチされている。
従って、この間に、この人カバソファ回路が出力する内
部アドレス信号IAを受けて次段以降の回路が動作し、
この半導体集積回路の外部に対する出力信号OUTが遷
移しても、この出力信号OUTの遷移に伴なって発生す
るノイズによって入力バッファ回路の初段のインバータ
1が誤動作を起し、内部アドレス信号IAが反転してし
まうことはない。
部アドレス信号IAを受けて次段以降の回路が動作し、
この半導体集積回路の外部に対する出力信号OUTが遷
移しても、この出力信号OUTの遷移に伴なって発生す
るノイズによって入力バッファ回路の初段のインバータ
1が誤動作を起し、内部アドレス信号IAが反転してし
まうことはない。
時刻T2に、アドレス入力信号Aが、時刻T。
の時とは逆の方向に遷移する時にも、上述したと同様の
動作により、内部アドレス信号IAはラッチされて反転
しない。
動作により、内部アドレス信号IAはラッチされて反転
しない。
遅延回路8での遅延時間τ1、及び信号遷移検出回路9
が出力するランチ信号Sのハイレベルパルスのパルス幅
τ2を適切に設定するこきにより、半導体集積回路の外
部に対する出力信号OUTが遷移する時間帯に、内部ア
ドレス信号IAがラッチされるようにしておき、ノイズ
によって反転しないようにすることかできる。
が出力するランチ信号Sのハイレベルパルスのパルス幅
τ2を適切に設定するこきにより、半導体集積回路の外
部に対する出力信号OUTが遷移する時間帯に、内部ア
ドレス信号IAがラッチされるようにしておき、ノイズ
によって反転しないようにすることかできる。
次に、本発明の第2の実施例について説明する。
第2図は、本発明の第2の実施例の回路構成を示す回路
図である。
図である。
本実施例では、第1図に示す第1の実施例が、クロック
ドインバータ7によって内部アドレス信号IAをラッチ
していたのに対して、PチャンネルMO3)ランジスタ
P3とNチャンネルMOSトランジスタN3を並列に接
続したトランスファーグー)10とインバータ6によっ
てラッチしている。
ドインバータ7によって内部アドレス信号IAをラッチ
していたのに対して、PチャンネルMO3)ランジスタ
P3とNチャンネルMOSトランジスタN3を並列に接
続したトランスファーグー)10とインバータ6によっ
てラッチしている。
アドレス入力信号Aが遷移すると、内部アドレス信号I
Aが遷移し、信号遷移検出回路9が、遅延時間τ、たけ
遅れてパルス幅τ2のハイレベルパルスを出力する。
Aが遷移し、信号遷移検出回路9が、遅延時間τ、たけ
遅れてパルス幅τ2のハイレベルパルスを出力する。
このハイレベルパルスによって、トランスファーゲート
10のPチャンネルMO8)ランジスタP3がオフ状態
になり、一方、NチャンネルMO8)ランジスタN3の
ゲートには、インバータ6によって反転されたロウレベ
ルパルスが入力されるので、NチャンネルMOSトラン
ジスタN3もオフ状態となる。
10のPチャンネルMO8)ランジスタP3がオフ状態
になり、一方、NチャンネルMO8)ランジスタN3の
ゲートには、インバータ6によって反転されたロウレベ
ルパルスが入力されるので、NチャンネルMOSトラン
ジスタN3もオフ状態となる。
従うて、時間τ2の間は、内部アドレス信号IAがラッ
チされて反転することはない。
チされて反転することはない。
以上説明したように、本発明は内部アドレス信号の遷移
を検出し、半導体集積回路の出力信号が遷移する時間帯
は内部アドレス信号をラッチするようにしているため、
半導体集積回路の外部への出力信号の遷移に伴なって電
源配線やクランド配線にノイズが発生しても、内部アド
レス信号が反転することがなく、半導体集積回路の誤動
作を防ぐことができるという効果を宵する。
を検出し、半導体集積回路の出力信号が遷移する時間帯
は内部アドレス信号をラッチするようにしているため、
半導体集積回路の外部への出力信号の遷移に伴なって電
源配線やクランド配線にノイズが発生しても、内部アド
レス信号が反転することがなく、半導体集積回路の誤動
作を防ぐことができるという効果を宵する。
第1図は、本発明の第1の実施例の回路構成を示す回路
図、第2図は、第1の実施例の動作時における信号波形
を表す図、第3図は、本発明の第2の実施例の回路構成
を示す回路図、第4図は、従来の入力バッファ回路の一
例の回路構成を示す回路図である。 1.2.3,4.5.6・・・インバータ、7・・・ク
ロックドインバータ、8・・・遅延回路、9・・・信号
遷移検出回路、10・・・トランスファーゲート。
図、第2図は、第1の実施例の動作時における信号波形
を表す図、第3図は、本発明の第2の実施例の回路構成
を示す回路図、第4図は、従来の入力バッファ回路の一
例の回路構成を示す回路図である。 1.2.3,4.5.6・・・インバータ、7・・・ク
ロックドインバータ、8・・・遅延回路、9・・・信号
遷移検出回路、10・・・トランスファーゲート。
Claims (1)
- 内部アドレス信号を入力とする遅延回路と、前記遅延
回路の出力を入力とする信号遷移検出回路と、前記信号
遷移検出回路の出力を入力とし前記内部アドレス信号を
ラッチする回路とを有することを特徴とする入力バッフ
ァ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2264353A JPH04139870A (ja) | 1990-10-01 | 1990-10-01 | 入力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2264353A JPH04139870A (ja) | 1990-10-01 | 1990-10-01 | 入力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04139870A true JPH04139870A (ja) | 1992-05-13 |
Family
ID=17401978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2264353A Pending JPH04139870A (ja) | 1990-10-01 | 1990-10-01 | 入力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04139870A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0762290A1 (en) * | 1995-08-30 | 1997-03-12 | Nec Corporation | Input buffer circuit |
-
1990
- 1990-10-01 JP JP2264353A patent/JPH04139870A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0762290A1 (en) * | 1995-08-30 | 1997-03-12 | Nec Corporation | Input buffer circuit |
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