JPH04137165A - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
- Publication number
- JPH04137165A JPH04137165A JP25962190A JP25962190A JPH04137165A JP H04137165 A JPH04137165 A JP H04137165A JP 25962190 A JP25962190 A JP 25962190A JP 25962190 A JP25962190 A JP 25962190A JP H04137165 A JPH04137165 A JP H04137165A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- contention
- processor card
- signal
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000012790 confirmation Methods 0.000 abstract description 6
- 238000012544 monitoring process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 102100032670 Endophilin-B1 Human genes 0.000 description 2
- 101000654648 Homo sapiens Endophilin-B1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- DDXLVDQZPFLQMZ-UHFFFAOYSA-M dodecyl(trimethyl)azanium;chloride Chemical compound [Cl-].CCCCCCCCCCCC[N+](C)(C)C DDXLVDQZPFLQMZ-UHFFFAOYSA-M 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、非同期確認方式を採用するプロセッサ・カー
ドを2枚以上有するマルチプロセッサ・システムに関し
、詳しくは、相互にデータをアクセスする際に発生する
デッドロックを解消しようとするものである。
ドを2枚以上有するマルチプロセッサ・システムに関し
、詳しくは、相互にデータをアクセスする際に発生する
デッドロックを解消しようとするものである。
〈従来の技術〉
一般的なマルチプロセッサ・システムの例を第4図に表
わす。
わす。
この例は、5枚のプロセッサ・カードC1,C2、C3
,C4,C5がシステム・バスSBに接続されているシ
ステムである0例えばプロセッサ・カードC1に着目す
れば、内部バスb1、プロセッサP1、RAMm1 、
入出力部I 10 l 、バス・インターフェイスif
1から構成され、他のプロセッサ・カードC2,C3,
C4,C5も同様の構成である。
,C4,C5がシステム・バスSBに接続されているシ
ステムである0例えばプロセッサ・カードC1に着目す
れば、内部バスb1、プロセッサP1、RAMm1 、
入出力部I 10 l 、バス・インターフェイスif
1から構成され、他のプロセッサ・カードC2,C3,
C4,C5も同様の構成である。
このようなマルチプロセッサ・システムは、5個のプロ
セッサがバス・インターフェイスを介してそれぞれ独立
に、自己のカード内のRAM、Iloについて処理を行
うことができる。
セッサがバス・インターフェイスを介してそれぞれ独立
に、自己のカード内のRAM、Iloについて処理を行
うことができる。
また、各プロセッサ・カードは必要に応じてシステム・
バスSBのバス・マスクとなることができ、システム・
バスSBを介して他のプロセッサ・カード内の内部バス
のバス・マスクとなることもできる。
バスSBのバス・マスクとなることができ、システム・
バスSBを介して他のプロセッサ・カード内の内部バス
のバス・マスクとなることもできる。
〈発明が解決しようとする課題〉
上記のようなマルチプロセッサ・システムでは次のよう
な問題かあった。
な問題かあった。
例えば、プロセッサ・カードC1内のプロセッサp1が
プロセッサ・カードC2内のRAMm2にアクセスを行
う場合、はじめに、プロセッサ・カードC1はシステム
・バスSBのバス・マスクとなり、更に内部バスb2の
バス・マスクになるための要求BRQ2をバス・インタ
ーフェイスif2に送出する(■)。
プロセッサ・カードC2内のRAMm2にアクセスを行
う場合、はじめに、プロセッサ・カードC1はシステム
・バスSBのバス・マスクとなり、更に内部バスb2の
バス・マスクになるための要求BRQ2をバス・インタ
ーフェイスif2に送出する(■)。
一方、プロセッサ・カードC2において、プロセッサ・
カードC1からのアクセス要求信号BRQ2がバス・イ
ンターフェイスif2より内部バスb2flllに出力
される直前に、プロセッサp2がプロセッサ・カードC
5にアクセスするためにシステム・バスSBのバス・マ
スクになるのを待ったとする(■)。
カードC1からのアクセス要求信号BRQ2がバス・イ
ンターフェイスif2より内部バスb2flllに出力
される直前に、プロセッサp2がプロセッサ・カードC
5にアクセスするためにシステム・バスSBのバス・マ
スクになるのを待ったとする(■)。
この場合、バス・インターフェイスif2にてデッドロ
ックが発生する。即ち、システム・バスSBのバス・マ
スクとなったプロセッサ・カードC1は、プロセッサ・
カードC2の内部バスb2のバス権を得られるまで待ち
、一方、プロセッサ・カードC2は、システム・バスS
Bのバス・マスクとなるまで待つ。従って、いずれかの
プロセッサ・カードがアクセスを中断するまでこの状態
が続き、プロセッサ・カードCI、C2の処理は停止し
、更に、関係のないプロセッサ・カードC4がプロセッ
サ・カードC3内のRAMm3にアクセスしようとして
も(■)、システム・バスSBはプロセッサ・カードC
1に占有され、プロセッサ・カードC4はバス・マスク
となれず、システム全体の処理が停止するという問題か
あった。
ックが発生する。即ち、システム・バスSBのバス・マ
スクとなったプロセッサ・カードC1は、プロセッサ・
カードC2の内部バスb2のバス権を得られるまで待ち
、一方、プロセッサ・カードC2は、システム・バスS
Bのバス・マスクとなるまで待つ。従って、いずれかの
プロセッサ・カードがアクセスを中断するまでこの状態
が続き、プロセッサ・カードCI、C2の処理は停止し
、更に、関係のないプロセッサ・カードC4がプロセッ
サ・カードC3内のRAMm3にアクセスしようとして
も(■)、システム・バスSBはプロセッサ・カードC
1に占有され、プロセッサ・カードC4はバス・マスク
となれず、システム全体の処理が停止するという問題か
あった。
本発明は、以上のような問題を解決することを課題とし
、アクセスの競合によるデッドロックを回避することを
目的とする。
、アクセスの競合によるデッドロックを回避することを
目的とする。
く課題を解決するための手段〉
上記課題を解決した本発明は、プロセッサと、このプロ
セッサに内部バスを通じてアクセスされる機器とから構
成されるプロセッサ・カードかシステム・バスを介して
少なくとも2枚以上接続され、相互にカード内の前記機
器にアクセスするマルチプロセッサ・システムにおいて
、各々のプロセッサ・カードに、前記システム・バスを
介して与えられた他のプロセッサ・カードからのアクセ
ス要求を検出する第1のアクセス要求検出手段と、当該
プロセッサ・カードの前記プロセッサから発せられた他
のプロセッサ・カードに対するアクセス要求を検出する
第2のアクセス要求検出手段と、前記第1のアクセス要
求検出手段の検出信号と前記第2のアクセス要求検出手
段の検出信号とが競合した場合に前記内部バスをハイ・
インピーダンスとして前記システム・バス側からのアク
セス要求を有効とする競合制御手段とを設けたことを特
徴とするマルチプロセッサ・システムである。
セッサに内部バスを通じてアクセスされる機器とから構
成されるプロセッサ・カードかシステム・バスを介して
少なくとも2枚以上接続され、相互にカード内の前記機
器にアクセスするマルチプロセッサ・システムにおいて
、各々のプロセッサ・カードに、前記システム・バスを
介して与えられた他のプロセッサ・カードからのアクセ
ス要求を検出する第1のアクセス要求検出手段と、当該
プロセッサ・カードの前記プロセッサから発せられた他
のプロセッサ・カードに対するアクセス要求を検出する
第2のアクセス要求検出手段と、前記第1のアクセス要
求検出手段の検出信号と前記第2のアクセス要求検出手
段の検出信号とが競合した場合に前記内部バスをハイ・
インピーダンスとして前記システム・バス側からのアク
セス要求を有効とする競合制御手段とを設けたことを特
徴とするマルチプロセッサ・システムである。
く作用〉
本発明のマルチプロセッサ・システムにおいて、あるプ
ロセッサ・カードにてシステム・バス側からのアクセス
要求と、当該カードがバス・マスクとなる要求とが競合
した場合、内部バスをハイ・インピーダンス状態とし、
システム・バス側からのアクセスを実行する。
ロセッサ・カードにてシステム・バス側からのアクセス
要求と、当該カードがバス・マスクとなる要求とが競合
した場合、内部バスをハイ・インピーダンス状態とし、
システム・バス側からのアクセスを実行する。
〈実施例〉
以下、図面を用いて本発明のマルチプロセッサ・システ
ムの実施例を説明する。
ムの実施例を説明する。
はじめに、第2図を用いて本発明システムの動作概念を
説明する。
説明する。
■ プロセッサ・カードC1−におけるマイクロプロセ
ッサP1−は、バス・インターフェイスif1゛、シス
テム・バスSB、バス・インターフェイスif2°を介
して、プロセッサ・カードC2−内のRAMm2にライ
ト動作を開始する。これは通常の動作である。
ッサP1−は、バス・インターフェイスif1゛、シス
テム・バスSB、バス・インターフェイスif2°を介
して、プロセッサ・カードC2−内のRAMm2にライ
ト動作を開始する。これは通常の動作である。
■ 続いて、プロセッサ・カードC2−はプロセッサ・
カードC1−内のRAMm1にライト動作を開始しよう
とした時点で、プロセッサ・カードC1−が再びプロセ
ッサ・カードC2−内RAMm2にアクセスを開始する
と、バス・インターフェイス1f1゛にてアクセスの競
合が発生する。この時、プロセッサ・カードC2−は、
プロセッサ・カードC1−の内部バスb1がハイ・イン
ピーダンス状態になるのを待つ。
カードC1−内のRAMm1にライト動作を開始しよう
とした時点で、プロセッサ・カードC1−が再びプロセ
ッサ・カードC2−内RAMm2にアクセスを開始する
と、バス・インターフェイス1f1゛にてアクセスの競
合が発生する。この時、プロセッサ・カードC2−は、
プロセッサ・カードC1−の内部バスb1がハイ・イン
ピーダンス状態になるのを待つ。
■ プロセッサ・カード01″は、バス・インターフェ
イスif1°上でアクセスが競合したため、内部バスb
1をハイ・インピーダンスとし、プロセッサ・カードC
2−のアクセス終了を待つ。
イスif1°上でアクセスが競合したため、内部バスb
1をハイ・インピーダンスとし、プロセッサ・カードC
2−のアクセス終了を待つ。
■ プロセッサ・カードC2は、プロセッサ・カードC
1−の内部バスb1かハイ・インピーダンス状態になっ
たので、メモリRAMm1にアクセスを開始する。
1−の内部バスb1かハイ・インピーダンス状態になっ
たので、メモリRAMm1にアクセスを開始する。
■ プロセッサ・カードC2−のアクセス終了により、
プロセッサ・カードC1−はプロセッサ・カード02−
内のRAMm2に対してアクセスを開始することができ
る。
プロセッサ・カードC1−はプロセッサ・カード02−
内のRAMm2に対してアクセスを開始することができ
る。
以上か本発明システムの動作概要であり、このような動
作を実行するため、システム内の各々のプロセッサ・カ
ードを第1図のブロック図のように構成する。尚、第1
図は、特に、プロセッサ・カードC1−を代表させたも
のである。
作を実行するため、システム内の各々のプロセッサ・カ
ードを第1図のブロック図のように構成する。尚、第1
図は、特に、プロセッサ・カードC1−を代表させたも
のである。
システム・バスSBとのバス・インターフェイスif1
°として、内部のプロセッサp 1−IFIからシステ
ム・バスSB側へのアクセスに関与する第1のバス・イ
ンターフェイスbif1、システム・バス5BIIII
からプロセッサpi−filへのアクセスに関与する第
2のバス・インターフェイスbif2、第1゜第2のバ
ス・インターフェイスbifl、 bif2の双方から
ビジー信号8SY1. BSY2を受ける競合監視回路
Mを設ける。そして、競合監視回路Mは、第2のバス、
インターフェイスbif2を駆動するスタート信号5T
ARTを出力する。
°として、内部のプロセッサp 1−IFIからシステ
ム・バスSB側へのアクセスに関与する第1のバス・イ
ンターフェイスbif1、システム・バス5BIIII
からプロセッサpi−filへのアクセスに関与する第
2のバス・インターフェイスbif2、第1゜第2のバ
ス・インターフェイスbifl、 bif2の双方から
ビジー信号8SY1. BSY2を受ける競合監視回路
Mを設ける。そして、競合監視回路Mは、第2のバス、
インターフェイスbif2を駆動するスタート信号5T
ARTを出力する。
そして、競合監視回路Mからの競合検出信号H2REQ
は競合時制御回路Nに与えられ、競合時制御回路Nは、
アドレス・オフ信号Aoff、データ・オフ信号Dof
f、ストローブ・オフ信号5offを出力する。その後
、競合時制御回路Nは競合確認信号HzACにを競合監
視回路Mに出力する。
は競合時制御回路Nに与えられ、競合時制御回路Nは、
アドレス・オフ信号Aoff、データ・オフ信号Dof
f、ストローブ・オフ信号5offを出力する。その後
、競合時制御回路Nは競合確認信号HzACにを競合監
視回路Mに出力する。
一方、プロセッサP1−について、アドレス・バス・ド
ライバ、データ・バス・ドライバ、ストローブ信号ドラ
イバを切り離し、次のような信号出力手段を付加する。
ライバ、データ・バス・ドライバ、ストローブ信号ドラ
イバを切り離し、次のような信号出力手段を付加する。
即ち、マイクロプロセッサpは、アクセス動作の際、ア
ドレス信号、データ信号、ストローブ信号を出力する際
にゲート・イネーブル信号AGE 、 OGE 、 S
GEを出力するが、これらの信号と競合時制御回路Nか
らの信号Aoff。
ドレス信号、データ信号、ストローブ信号を出力する際
にゲート・イネーブル信号AGE 、 OGE 、 S
GEを出力するが、これらの信号と競合時制御回路Nか
らの信号Aoff。
Doff、 5offとをオア・ゲートgl、g2.g
3に入力し、その出力により、アドレス・バス・ドライ
バAD、データ・バス・ドライバDO、ストローブ・バ
ス・ドライバSDを駆動する。
3に入力し、その出力により、アドレス・バス・ドライ
バAD、データ・バス・ドライバDO、ストローブ・バ
ス・ドライバSDを駆動する。
また、RAMm1を制御する内部制御回路りから発せら
れるデータ・アクノリッジ信号DTACに(アクセス正
常)またはバス・エラー信号BERR(アクセス異常)
はデータ転送確認信号レシーバ(アンド・ゲート)g4
に与えられ、アンド・ゲートg4は一方の入力に競合時
制御回路Nから競合確認信号HzACKが与えられ、そ
の出力はマイクロプロセッサpに戻される。
れるデータ・アクノリッジ信号DTACに(アクセス正
常)またはバス・エラー信号BERR(アクセス異常)
はデータ転送確認信号レシーバ(アンド・ゲート)g4
に与えられ、アンド・ゲートg4は一方の入力に競合時
制御回路Nから競合確認信号HzACKが与えられ、そ
の出力はマイクロプロセッサpに戻される。
本発明のマルチプロセッサ・システムにおける各々のプ
ロセッサ・カードは、全て上記のような構成とする。
ロセッサ・カードは、全て上記のような構成とする。
さて、このように構成されたプロセッサ・カードからな
る本発明のマルチプロセッサ・システムの動作を第3図
のタイムチャートを用いて詳しく説明する。
る本発明のマルチプロセッサ・システムの動作を第3図
のタイムチャートを用いて詳しく説明する。
この図において、動作■は−プロセッサ・カードC1−
がプロセッサ・カードC2−内のRAMm2をアクセス
する場合であり、プロセッサ・カードC1−がシステム
・バス・マスクとなり、更にプロセッサ・カードC2−
の内部バスb2のバス権を取得してRAMm2にアクセ
スする。ここまでは、通常の動作である。
がプロセッサ・カードC2−内のRAMm2をアクセス
する場合であり、プロセッサ・カードC1−がシステム
・バス・マスクとなり、更にプロセッサ・カードC2−
の内部バスb2のバス権を取得してRAMm2にアクセ
スする。ここまでは、通常の動作である。
動作■において、プロセッサ・カードC2−からプロセ
ッサ・カードC1のRAMm1に対してアクセス要求が
発生し、このアクセスのためのアドレス、データが発せ
られると、プロセッサ・カードC2−がシステム・バス
・マスクとなり、システム・バスSBにこれらのアドレ
ス・データが送出される。
ッサ・カードC1のRAMm1に対してアクセス要求が
発生し、このアクセスのためのアドレス、データが発せ
られると、プロセッサ・カードC2−がシステム・バス
・マスクとなり、システム・バスSBにこれらのアドレ
ス・データが送出される。
一方、少し遅れたタイミングの動作■において、プロセ
ッサ・カード01″にてプロセッサ・カード02−内の
RAMm2にアクセス要求(データ・ライト)が発生し
たとする。
ッサ・カード01″にてプロセッサ・カード02−内の
RAMm2にアクセス要求(データ・ライト)が発生し
たとする。
これにより、プロセッサ・カードCI−のバス・インタ
ーフェイスif1°にてアクセス競合が発生する。即ち
、第1のバス・インターフェイスbif1からビジー信
号BSY1″H”、第2のバス・インターフェイスbi
f2からビジー信号BSY2 ” H″が同時に発生し
た場合である。
ーフェイスif1°にてアクセス競合が発生する。即ち
、第1のバス・インターフェイスbif1からビジー信
号BSY1″H”、第2のバス・インターフェイスbi
f2からビジー信号BSY2 ” H″が同時に発生し
た場合である。
競合監視回路Mはこれを検出し、競合検出信号HzRE
Q “H”を出力する。即ち、プロセッサ・カードC
1−が出力しているアドレス、データ、リード・ライト
信号R/W、アドレス・ストローブ信号As等をハイ・
インピーダンス状態とするように要求する。
Q “H”を出力する。即ち、プロセッサ・カードC
1−が出力しているアドレス、データ、リード・ライト
信号R/W、アドレス・ストローブ信号As等をハイ・
インピーダンス状態とするように要求する。
競合時制御回&IINは、信号H7REQ H”を入
力し、周辺回路が誤動作しないようなシーケンス(アド
レス・ストローブ信号Asオフ後、アドレス等をハイ・
インピーダンスにする等)に従って、オフ信号AOff
、 Doff、 5offを送出する。これにより、ゲ
ートgl、g2.g3、各ドライバAD、 DD。
力し、周辺回路が誤動作しないようなシーケンス(アド
レス・ストローブ信号Asオフ後、アドレス等をハイ・
インピーダンスにする等)に従って、オフ信号AOff
、 Doff、 5offを送出する。これにより、ゲ
ートgl、g2.g3、各ドライバAD、 DD。
SDを介して、内部バスb1はハイ・インピーダンス状
態となる。
態となる。
続いて、競合時制御回路Nは、内部バスb1がハイ・イ
ンピーダンス状態になったことを示す競合確認信号Hz
ACK ”H”を出力し、この信号を受けた競合監視
回路Mは第2のバス・インターフェイスbif2ヘスタ
ート信号5TART “H”を出力する。
ンピーダンス状態になったことを示す競合確認信号Hz
ACK ”H”を出力し、この信号を受けた競合監視
回路Mは第2のバス・インターフェイスbif2ヘスタ
ート信号5TART “H”を出力する。
この状態にて、プロセッサ・カードC2−は、バス・イ
ンターフェイスbif2を介してプロセッサ・カードC
1−の内部バスb1のバス権を取得し、プロセッサ・カ
ードC2−が出力したシステム・バスSB上のアドレス
、データによりRAMm1にアクセスできる(■)。
ンターフェイスbif2を介してプロセッサ・カードC
1−の内部バスb1のバス権を取得し、プロセッサ・カ
ードC2−が出力したシステム・バスSB上のアドレス
、データによりRAMm1にアクセスできる(■)。
尚、ゲートg4に信号Ha^CK H”を与えている
ため、プロセッサ・カードC2−のRAMm1アクセス
中にデータ・アクノリッジ信号DTACK“L”が発生
してもプロセッサ・カードC1−のプロセッサ・カード
C2内のRAMm2に対するアクセス要求が誤動作する
ことはない。
ため、プロセッサ・カードC2−のRAMm1アクセス
中にデータ・アクノリッジ信号DTACK“L”が発生
してもプロセッサ・カードC1−のプロセッサ・カード
C2内のRAMm2に対するアクセス要求が誤動作する
ことはない。
プロセッサ・カードC2−のRAMm1のアクセスが終
了すると、バス・インターフェイスbif2のビジー信
号BSY2が“L”とされ、競合監視回路Nへの信号H
2REQがオフとされる。
了すると、バス・インターフェイスbif2のビジー信
号BSY2が“L”とされ、競合監視回路Nへの信号H
2REQがオフとされる。
これで競合は終了する。
そして、マイクロプロセッサp1は信号H2REQがオ
フとされたことを受けて周辺回路が誤動作しないような
シーケンス(アドレス等を出力した後、アドレス・スト
ローブ信号Asを出力する〉で、各信号のドライバAD
、 DD、 SOを駆動する。
フとされたことを受けて周辺回路が誤動作しないような
シーケンス(アドレス等を出力した後、アドレス・スト
ローブ信号Asを出力する〉で、各信号のドライバAD
、 DD、 SOを駆動する。
これにより、内部バスb1にはプロセッサ・カードC1
−のプロセッサ・カードC2−に対するアクセス要求が
再び、前と同じ状態で現われる。
−のプロセッサ・カードC2−に対するアクセス要求が
再び、前と同じ状態で現われる。
この状態で信号HzACにをオフとし、プロセッサ・カ
ードC1−がプロセッサ・カードC2″のRAMm2に
対するアクセスが実行される(■)。
ードC1−がプロセッサ・カードC2″のRAMm2に
対するアクセスが実行される(■)。
以上のようにして、本発明のマルチプロセッサ・システ
ムは、アクセスが競合すると内部バス側ヲハイ・インピ
ーダンス状態とし、システム・バス側からのアクセスが
でき、システム・バス側からのアクセスが終了すると、
前と同様な状態を再現して他方のアクセスを実行できる
。
ムは、アクセスが競合すると内部バス側ヲハイ・インピ
ーダンス状態とし、システム・バス側からのアクセスが
でき、システム・バス側からのアクセスが終了すると、
前と同様な状態を再現して他方のアクセスを実行できる
。
〈発明の効果〉
以上述べたように、本発明のマルチプロセッサ・システ
ムによれば、次の効果を得る。
ムによれば、次の効果を得る。
マルチプロセッサ・システム内の複数のプロセッサ・カ
ードにてアクセスの競合が発生してもシステムのデッド
ロックを回避でき、システム全体のデータ処理パフォー
マンスを向上させることができる。
ードにてアクセスの競合が発生してもシステムのデッド
ロックを回避でき、システム全体のデータ処理パフォー
マンスを向上させることができる。
第1図は本発明のマルチプロセッサ・システムに於ける
プロセッサ・カードの構成を示す構成ブロック図、第2
図は本発明システムの動作概念を示す図、第3図は本発
明システムの動作を表わすタイムチャート、第4図は従
来のマルチプロセッサ・システムの動作を説明するため
の図である。 CI−、C2−・・・プロセッサ・カード、pi−、p
2−、p・・・プロセッサ、AD・・・アドレス・バス
・ドライバ、DD・・・データ・バス・ドライバ、 SD・・・ストローブ・バス・ドライバ、gl、g2.
g3・・・オア・ゲート、g4・・・アンド・ゲート、 f1’・・・バス・インターフェイス、bifl・・・
第1のバス・インターフェイス、bif2・・・第2の
バス・インターフェイス、L・・・内部制御回路、M・
・・競合監視回路、N・・・競合時制御回路、ml・・
・RAM、〜に一/′ 第2図
プロセッサ・カードの構成を示す構成ブロック図、第2
図は本発明システムの動作概念を示す図、第3図は本発
明システムの動作を表わすタイムチャート、第4図は従
来のマルチプロセッサ・システムの動作を説明するため
の図である。 CI−、C2−・・・プロセッサ・カード、pi−、p
2−、p・・・プロセッサ、AD・・・アドレス・バス
・ドライバ、DD・・・データ・バス・ドライバ、 SD・・・ストローブ・バス・ドライバ、gl、g2.
g3・・・オア・ゲート、g4・・・アンド・ゲート、 f1’・・・バス・インターフェイス、bifl・・・
第1のバス・インターフェイス、bif2・・・第2の
バス・インターフェイス、L・・・内部制御回路、M・
・・競合監視回路、N・・・競合時制御回路、ml・・
・RAM、〜に一/′ 第2図
Claims (1)
- (1)プロセッサと、このプロセッサに内部バスを通じ
てアクセスされる機器とから構成されるプロセッサ・カ
ードがシステム・バスを介して少なくとも2枚以上接続
され、相互にカード内の前記機器にアクセスするマルチ
プロセッサ・システムにおいて、各々のプロセッサ・カ
ードに、前記システム・バスを介して与えられた他のプ
ロセッサ・カードからのアクセス要求を検出する第1の
アクセス要求検出手段と、当該プロセッサ・カードの前
記プロセッサから発せられた他のプロセッサ・カードに
対するアクセス要求を検出する第2のアクセス要求検出
手段と、前記第1のアクセス要求検出手段の検出信号と
前記第2のアクセス要求検出手段の検出信号とが競合し
た場合に前記内部バスをハイ・インピーダンスとして前
記システム・バス側からのアクセス要求を有効とする競
合制御手段とを設けたことを特徴とするマルチプロセッ
サ・システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25962190A JPH04137165A (ja) | 1990-09-28 | 1990-09-28 | マルチプロセッサ・システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25962190A JPH04137165A (ja) | 1990-09-28 | 1990-09-28 | マルチプロセッサ・システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04137165A true JPH04137165A (ja) | 1992-05-12 |
Family
ID=17336623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25962190A Pending JPH04137165A (ja) | 1990-09-28 | 1990-09-28 | マルチプロセッサ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04137165A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0683761A (ja) * | 1992-03-17 | 1994-03-25 | Hitachi Ltd | バス接続装置 |
US6223236B1 (en) | 1998-06-05 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus structure data processing apparatus and method with reduced data transfer volume |
-
1990
- 1990-09-28 JP JP25962190A patent/JPH04137165A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0683761A (ja) * | 1992-03-17 | 1994-03-25 | Hitachi Ltd | バス接続装置 |
US6223236B1 (en) | 1998-06-05 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus structure data processing apparatus and method with reduced data transfer volume |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3579198B2 (ja) | データ処理システム及びデータ処理方法 | |
JPH0354375B2 (ja) | ||
JPH0479026B2 (ja) | ||
JPH04137165A (ja) | マルチプロセッサ・システム | |
JPH10307788A (ja) | バスブリッジ | |
JPH0358163A (ja) | 疎結合型マルチプロセッサシステム | |
JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
JPS59229662A (ja) | 共有メモリ制御回路 | |
JP2990692B2 (ja) | バス獲得制御方式 | |
JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
JPS63286949A (ja) | バス制御方式 | |
JP3365419B2 (ja) | バス調停方法 | |
JP2946561B2 (ja) | マルチプロセッサシステム | |
JP3226557B2 (ja) | マルチプロセッサシステム | |
JPH0234062B2 (ja) | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki | |
JP2964153B2 (ja) | データアクセス方式 | |
JP2824890B2 (ja) | Scsiプロトコル制御装置 | |
JP2856709B2 (ja) | バス間結合システム | |
JPS619747A (ja) | バス制御装置 | |
JPH01310466A (ja) | マルチプロセッサシステム | |
JP2656558B2 (ja) | キャッシュメモリ制御回路 | |
JPH03137754A (ja) | 共有メモリのアクセス制御方式 | |
KR960007835B1 (ko) | 다중 프로세서의 공통 메모리 억세스 장치 | |
JPH04133154A (ja) | バス切換制御方式 | |
JPH03231348A (ja) | データバス制御方式 |