JPH04137165A - マルチプロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、非同期確認方式を採用するプロセッサ・カー
ドを２枚以上有するマルチプロセッサ・システムに関し
、詳しくは、相互にデータをアクセスする際に発生する
デッドロックを解消しようとするものである。

〈従来の技術〉 一般的なマルチプロセッサ・システムの例を第４図に表
わす。

この例は、５枚のプロセッサ・カードＣ１，Ｃ２、Ｃ３
，Ｃ４，Ｃ５がシステム・バスＳＢに接続されているシ
ステムである０例えばプロセッサ・カードＣ１に着目す
れば、内部バスｂ１、プロセッサＰ１、ＲＡＭｍ１　、
入出力部Ｉ　１０　ｌ　、バス・インターフェイスｉｆ
１から構成され、他のプロセッサ・カードＣ２，Ｃ３，
Ｃ４，Ｃ５も同様の構成である。

このようなマルチプロセッサ・システムは、５個のプロ
セッサがバス・インターフェイスを介してそれぞれ独立
に、自己のカード内のＲＡＭ、Ｉｌｏについて処理を行
うことができる。

また、各プロセッサ・カードは必要に応じてシステム・
バスＳＢのバス・マスクとなることができ、システム・
バスＳＢを介して他のプロセッサ・カード内の内部バス
のバス・マスクとなることもできる。

〈発明が解決しようとする課題〉 上記のようなマルチプロセッサ・システムでは次のよう
な問題かあった。

例えば、プロセッサ・カードＣ１内のプロセッサｐ１が
プロセッサ・カードＣ２内のＲＡＭｍ２にアクセスを行
う場合、はじめに、プロセッサ・カードＣ１はシステム
・バスＳＢのバス・マスクとなり、更に内部バスｂ２の
バス・マスクになるための要求ＢＲＱ２をバス・インタ
ーフェイスｉｆ２に送出する（■）。

一方、プロセッサ・カードＣ２において、プロセッサ・
カードＣ１からのアクセス要求信号ＢＲＱ２がバス・イ
ンターフェイスｉｆ２より内部バスｂ２ｆｌｌｌに出力
される直前に、プロセッサｐ２がプロセッサ・カードＣ
５にアクセスするためにシステム・バスＳＢのバス・マ
スクになるのを待ったとする（■）。

この場合、バス・インターフェイスｉｆ２にてデッドロ
ックが発生する。即ち、システム・バスＳＢのバス・マ
スクとなったプロセッサ・カードＣ１は、プロセッサ・
カードＣ２の内部バスｂ２のバス権を得られるまで待ち
、一方、プロセッサ・カードＣ２は、システム・バスＳ
Ｂのバス・マスクとなるまで待つ。従って、いずれかの
プロセッサ・カードがアクセスを中断するまでこの状態
が続き、プロセッサ・カードＣＩ、Ｃ２の処理は停止し
、更に、関係のないプロセッサ・カードＣ４がプロセッ
サ・カードＣ３内のＲＡＭｍ３にアクセスしようとして
も（■）、システム・バスＳＢはプロセッサ・カードＣ
１に占有され、プロセッサ・カードＣ４はバス・マスク
となれず、システム全体の処理が停止するという問題か
あった。

本発明は、以上のような問題を解決することを課題とし
、アクセスの競合によるデッドロックを回避することを
目的とする。

く課題を解決するための手段〉 上記課題を解決した本発明は、プロセッサと、このプロ
セッサに内部バスを通じてアクセスされる機器とから構
成されるプロセッサ・カードかシステム・バスを介して
少なくとも２枚以上接続され、相互にカード内の前記機
器にアクセスするマルチプロセッサ・システムにおいて
、各々のプロセッサ・カードに、前記システム・バスを
介して与えられた他のプロセッサ・カードからのアクセ
ス要求を検出する第１のアクセス要求検出手段と、当該
プロセッサ・カードの前記プロセッサから発せられた他
のプロセッサ・カードに対するアクセス要求を検出する
第２のアクセス要求検出手段と、前記第１のアクセス要
求検出手段の検出信号と前記第２のアクセス要求検出手
段の検出信号とが競合した場合に前記内部バスをハイ・
インピーダンスとして前記システム・バス側からのアク
セス要求を有効とする競合制御手段とを設けたことを特
徴とするマルチプロセッサ・システムである。

く作用〉 本発明のマルチプロセッサ・システムにおいて、あるプ
ロセッサ・カードにてシステム・バス側からのアクセス
要求と、当該カードがバス・マスクとなる要求とが競合
した場合、内部バスをハイ・インピーダンス状態とし、
システム・バス側からのアクセスを実行する。

〈実施例〉 以下、図面を用いて本発明のマルチプロセッサ・システ
ムの実施例を説明する。

はじめに、第２図を用いて本発明システムの動作概念を
説明する。

■　プロセッサ・カードＣ１−におけるマイクロプロセ
ッサＰ１−は、バス・インターフェイスｉｆ１゛、シス
テム・バスＳＢ、バス・インターフェイスｉｆ２°を介
して、プロセッサ・カードＣ２−内のＲＡＭｍ２にライ
ト動作を開始する。これは通常の動作である。

■　続いて、プロセッサ・カードＣ２−はプロセッサ・
カードＣ１−内のＲＡＭｍ１にライト動作を開始しよう
とした時点で、プロセッサ・カードＣ１−が再びプロセ
ッサ・カードＣ２−内ＲＡＭｍ２にアクセスを開始する
と、バス・インターフェイス１ｆ１゛にてアクセスの競
合が発生する。この時、プロセッサ・カードＣ２−は、
プロセッサ・カードＣ１−の内部バスｂ１がハイ・イン
ピーダンス状態になるのを待つ。

■　プロセッサ・カード０１″は、バス・インターフェ
イスｉｆ１°上でアクセスが競合したため、内部バスｂ
１をハイ・インピーダンスとし、プロセッサ・カードＣ
２−のアクセス終了を待つ。

■　プロセッサ・カードＣ２は、プロセッサ・カードＣ
１−の内部バスｂ１かハイ・インピーダンス状態になっ
たので、メモリＲＡＭｍ１にアクセスを開始する。

■　プロセッサ・カードＣ２−のアクセス終了により、
プロセッサ・カードＣ１−はプロセッサ・カード０２−
内のＲＡＭｍ２に対してアクセスを開始することができ
る。

以上か本発明システムの動作概要であり、このような動
作を実行するため、システム内の各々のプロセッサ・カ
ードを第１図のブロック図のように構成する。尚、第１
図は、特に、プロセッサ・カードＣ１−を代表させたも
のである。

システム・バスＳＢとのバス・インターフェイスｉｆ１
°として、内部のプロセッサｐ　１−ＩＦＩからシステ
ム・バスＳＢ側へのアクセスに関与する第１のバス・イ
ンターフェイスｂｉｆ１、システム・バス５ＢＩＩＩＩ
からプロセッサｐｉ−ｆｉｌへのアクセスに関与する第
２のバス・インターフェイスｂｉｆ２、第１゜第２のバ
ス・インターフェイスｂｉｆｌ、　ｂｉｆ２の双方から
ビジー信号８ＳＹ１．　ＢＳＹ２を受ける競合監視回路
Ｍを設ける。そして、競合監視回路Ｍは、第２のバス、
インターフェイスｂｉｆ２を駆動するスタート信号５Ｔ
ＡＲＴを出力する。

そして、競合監視回路Ｍからの競合検出信号Ｈ２ＲＥＱ
は競合時制御回路Ｎに与えられ、競合時制御回路Ｎは、
アドレス・オフ信号Ａｏｆｆ、データ・オフ信号Ｄｏｆ
ｆ、ストローブ・オフ信号５ｏｆｆを出力する。その後
、競合時制御回路Ｎは競合確認信号ＨｚＡＣにを競合監
視回路Ｍに出力する。

一方、プロセッサＰ１−について、アドレス・バス・ド
ライバ、データ・バス・ドライバ、ストローブ信号ドラ
イバを切り離し、次のような信号出力手段を付加する。

即ち、マイクロプロセッサｐは、アクセス動作の際、ア
ドレス信号、データ信号、ストローブ信号を出力する際
にゲート・イネーブル信号ＡＧＥ　、　ＯＧＥ　、　Ｓ
ＧＥを出力するが、これらの信号と競合時制御回路Ｎか
らの信号Ａｏｆｆ。

Ｄｏｆｆ、　５ｏｆｆとをオア・ゲートｇｌ、ｇ２．ｇ
３に入力し、その出力により、アドレス・バス・ドライ
バＡＤ、データ・バス・ドライバＤＯ、ストローブ・バ
ス・ドライバＳＤを駆動する。

また、ＲＡＭｍ１を制御する内部制御回路りから発せら
れるデータ・アクノリッジ信号ＤＴＡＣに（アクセス正
常）またはバス・エラー信号ＢＥＲＲ（アクセス異常）
はデータ転送確認信号レシーバ（アンド・ゲート）ｇ４
に与えられ、アンド・ゲートｇ４は一方の入力に競合時
制御回路Ｎから競合確認信号ＨｚＡＣＫが与えられ、そ
の出力はマイクロプロセッサｐに戻される。

本発明のマルチプロセッサ・システムにおける各々のプ
ロセッサ・カードは、全て上記のような構成とする。

さて、このように構成されたプロセッサ・カードからな
る本発明のマルチプロセッサ・システムの動作を第３図
のタイムチャートを用いて詳しく説明する。

この図において、動作■は−プロセッサ・カードＣ１−
がプロセッサ・カードＣ２−内のＲＡＭｍ２をアクセス
する場合であり、プロセッサ・カードＣ１−がシステム
・バス・マスクとなり、更にプロセッサ・カードＣ２−
の内部バスｂ２のバス権を取得してＲＡＭｍ２にアクセ
スする。ここまでは、通常の動作である。

動作■において、プロセッサ・カードＣ２−からプロセ
ッサ・カードＣ１のＲＡＭｍ１に対してアクセス要求が
発生し、このアクセスのためのアドレス、データが発せ
られると、プロセッサ・カードＣ２−がシステム・バス
・マスクとなり、システム・バスＳＢにこれらのアドレ
ス・データが送出される。

一方、少し遅れたタイミングの動作■において、プロセ
ッサ・カード０１″にてプロセッサ・カード０２−内の
ＲＡＭｍ２にアクセス要求（データ・ライト）が発生し
たとする。

これにより、プロセッサ・カードＣＩ−のバス・インタ
ーフェイスｉｆ１°にてアクセス競合が発生する。即ち
、第１のバス・インターフェイスｂｉｆ１からビジー信
号ＢＳＹ１″Ｈ”、第２のバス・インターフェイスｂｉ
ｆ２からビジー信号ＢＳＹ２　”　Ｈ″が同時に発生し
た場合である。

競合監視回路Ｍはこれを検出し、競合検出信号ＨｚＲＥ
Ｑ　　“Ｈ”を出力する。即ち、プロセッサ・カードＣ
１−が出力しているアドレス、データ、リード・ライト
信号Ｒ／Ｗ、アドレス・ストローブ信号Ａｓ等をハイ・
インピーダンス状態とするように要求する。

競合時制御回＆ＩＩＮは、信号Ｈ７ＲＥＱ　　Ｈ”を入
力し、周辺回路が誤動作しないようなシーケンス（アド
レス・ストローブ信号Ａｓオフ後、アドレス等をハイ・
インピーダンスにする等）に従って、オフ信号ＡＯｆｆ
、　Ｄｏｆｆ、　５ｏｆｆを送出する。これにより、ゲ
ートｇｌ、ｇ２．ｇ３、各ドライバＡＤ、　ＤＤ。

ＳＤを介して、内部バスｂ１はハイ・インピーダンス状
態となる。

続いて、競合時制御回路Ｎは、内部バスｂ１がハイ・イ
ンピーダンス状態になったことを示す競合確認信号Ｈｚ
ＡＣＫ　　”Ｈ”を出力し、この信号を受けた競合監視
回路Ｍは第２のバス・インターフェイスｂｉｆ２ヘスタ
ート信号５ＴＡＲＴ　　“Ｈ”を出力する。

この状態にて、プロセッサ・カードＣ２−は、バス・イ
ンターフェイスｂｉｆ２を介してプロセッサ・カードＣ
１−の内部バスｂ１のバス権を取得し、プロセッサ・カ
ードＣ２−が出力したシステム・バスＳＢ上のアドレス
、データによりＲＡＭｍ１にアクセスできる（■）。

尚、ゲートｇ４に信号Ｈａ＾ＣＫ　　Ｈ”を与えている
ため、プロセッサ・カードＣ２−のＲＡＭｍ１アクセス
中にデータ・アクノリッジ信号ＤＴＡＣＫ“Ｌ”が発生
してもプロセッサ・カードＣ１−のプロセッサ・カード
Ｃ２内のＲＡＭｍ２に対するアクセス要求が誤動作する
ことはない。

プロセッサ・カードＣ２−のＲＡＭｍ１のアクセスが終
了すると、バス・インターフェイスｂｉｆ２のビジー信
号ＢＳＹ２が“Ｌ”とされ、競合監視回路Ｎへの信号Ｈ
２ＲＥＱがオフとされる。

これで競合は終了する。

そして、マイクロプロセッサｐ１は信号Ｈ２ＲＥＱがオ
フとされたことを受けて周辺回路が誤動作しないような
シーケンス（アドレス等を出力した後、アドレス・スト
ローブ信号Ａｓを出力する〉で、各信号のドライバＡＤ
、　ＤＤ、　ＳＯを駆動する。

これにより、内部バスｂ１にはプロセッサ・カードＣ１
−のプロセッサ・カードＣ２−に対するアクセス要求が
再び、前と同じ状態で現われる。

この状態で信号ＨｚＡＣにをオフとし、プロセッサ・カ
ードＣ１−がプロセッサ・カードＣ２″のＲＡＭｍ２に
対するアクセスが実行される（■）。

以上のようにして、本発明のマルチプロセッサ・システ
ムは、アクセスが競合すると内部バス側ヲハイ・インピ
ーダンス状態とし、システム・バス側からのアクセスが
でき、システム・バス側からのアクセスが終了すると、
前と同様な状態を再現して他方のアクセスを実行できる
。

〈発明の効果〉 以上述べたように、本発明のマルチプロセッサ・システ
ムによれば、次の効果を得る。

マルチプロセッサ・システム内の複数のプロセッサ・カ
ードにてアクセスの競合が発生してもシステムのデッド
ロックを回避でき、システム全体のデータ処理パフォー
マンスを向上させることができる。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサ・システムに於ける
プロセッサ・カードの構成を示す構成ブロック図、第２
図は本発明システムの動作概念を示す図、第３図は本発
明システムの動作を表わすタイムチャート、第４図は従
来のマルチプロセッサ・システムの動作を説明するため
の図である。 ＣＩ−、Ｃ２−・・・プロセッサ・カード、ｐｉ−、ｐ
２−、ｐ・・・プロセッサ、ＡＤ・・・アドレス・バス
・ドライバ、ＤＤ・・・データ・バス・ドライバ、 ＳＤ・・・ストローブ・バス・ドライバ、ｇｌ、ｇ２．
ｇ３・・・オア・ゲート、ｇ４・・・アンド・ゲート、 ｆ１’・・・バス・インターフェイス、ｂｉｆｌ・・・
第１のバス・インターフェイス、ｂｉｆ２・・・第２の
バス・インターフェイス、Ｌ・・・内部制御回路、Ｍ・
・・競合監視回路、Ｎ・・・競合時制御回路、ｍｌ・・
・ＲＡＭ、〜に一／′ 第２図

Claims (1)

【特許請求の範囲】
1. （１）プロセッサと、このプロセッサに内部バスを通じ
   てアクセスされる機器とから構成されるプロセッサ・カ
   ードがシステム・バスを介して少なくとも２枚以上接続
   され、相互にカード内の前記機器にアクセスするマルチ
   プロセッサ・システムにおいて、各々のプロセッサ・カ
   ードに、前記システム・バスを介して与えられた他のプ
   ロセッサ・カードからのアクセス要求を検出する第１の
   アクセス要求検出手段と、当該プロセッサ・カードの前
   記プロセッサから発せられた他のプロセッサ・カードに
   対するアクセス要求を検出する第２のアクセス要求検出
   手段と、前記第１のアクセス要求検出手段の検出信号と
   前記第２のアクセス要求検出手段の検出信号とが競合し
   た場合に前記内部バスをハイ・インピーダンスとして前
   記システム・バス側からのアクセス要求を有効とする競
   合制御手段とを設けたことを特徴とするマルチプロセッ
   サ・システム。