JPH04133516A - Mos fet transistor driving circuit - Google Patents
Mos fet transistor driving circuitInfo
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- JPH04133516A JPH04133516A JP2255594A JP25559490A JPH04133516A JP H04133516 A JPH04133516 A JP H04133516A JP 2255594 A JP2255594 A JP 2255594A JP 25559490 A JP25559490 A JP 25559490A JP H04133516 A JPH04133516 A JP H04133516A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ ＦＥＴトランジスタの駆動回路に関
し、特にスイッチングＯＦＦ時の高速化を図ったＭＯＳ
ＦＥＴトランジスタ駆動回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a drive circuit for a MOS FET transistor, and in particular to a MOS FET transistor drive circuit that increases the speed of switching OFF.
The present invention relates to a FET transistor drive circuit.
従来のＭＯＳ ＦＥＴトランジスタの駆動回路における
ＭＯＳ ＦＥＴトランジスタのスイッチングＯＦＦ時
の高速化の手段として次の方法があった６即ち、第３図
のＭＯＳ ＦＥＴトランジスタ駆動回路の回路図に示
すように、ＭＯＳ ＦＥＴトランジスタＱ１のゲート
抵抗Ｒ１の両端にダイオードＤ１を並列接続する。そし
て、パルス発生回路１０の出力（７）ＬＯＷ時には、Ｍ
ＯＳ ＦＥＴトランジスタＱ１の入力容量Ｃｉによる
充電電荷がダイオードＤ１を通じて放電するように、Ｍ
ＯＳ ＦＥＴトランジスタＱ１のゲートに低インピー
ダンス回路を構成していた。In the conventional MOS FET transistor drive circuit, the following method has been used to increase the speed of switching OFF of the MOS FET transistor.6 Namely, as shown in the circuit diagram of the MOS FET transistor drive circuit in Figure 3, the MOS FET A diode D1 is connected in parallel to both ends of the gate resistor R1 of the transistor Q1. When the output (7) of the pulse generation circuit 10 is LOW, M
M so that the charge due to the input capacitance Ci of the OS FET transistor Q1 is discharged through the diode D1.
A low impedance circuit was configured at the gate of the OS FET transistor Q1.
しかしながら、上述した従来のＭＯＳ ＦＥＴトラン
ジスタ駆動回路は、パルス発生回路１の圧力部のいわゆ
る扱い込み電流の限度があることと、受動的な回路であ
るため充分な放電電流を流すことができず、ＭＯＳ
ＦＥＴ）−ランジスタのスイッチングＯＦＦ時の高速化
を図るのが困難であった。However, the conventional MOS FET transistor drive circuit described above has a limit on the so-called handling current of the pressure section of the pulse generation circuit 1, and because it is a passive circuit, it is not possible to flow a sufficient discharge current. M.O.S.
FET) - It was difficult to increase the switching speed of the transistor when it is turned off.
本発明のＭＯＳ ＦＥＴトランジスタ駆動回路は、繰り
返しパルスを発生するパルス発生回路の第１の圧力によ
り第１の抵抗を介してＭＯＳ ＦＥＴトランジスタを
０Ｎ−ＯＦＦスイッチングさせるＭＯＳ ＦＥＴトラン
ジスタ駆動回路において、前記ＭＯＳＦＥＴトランジス
タのゲートおよびソースにバイポーラトランジスタのコ
レクタおよびエミッタをそれぞれ接続する。そして、前
記バイポーラトランジスタのベースを第２の抵抗とコン
デンサの並列回路を介して前記パルス発生回路の前記第
１の出力の反転波形である第２の出力に接続している。The MOS FET transistor drive circuit of the present invention is characterized in that the MOS FET transistor is switched ON-OFF via a first resistor by a first pressure of a pulse generation circuit that repeatedly generates pulses. The collector and emitter of the bipolar transistor are connected to the gate and source of the bipolar transistor, respectively. The base of the bipolar transistor is connected to a second output, which is an inverted waveform of the first output, of the pulse generation circuit through a parallel circuit of a second resistor and a capacitor.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
図において、１は互いに相反する２出力の繰り返しパル
スを発生するパルス発生回路、Ｒ１はパルス発生回路１
の第１の出力とＭＯＳ ＦＥＴトランジスタＱ１のゲ
ートとの間に接続されたゲート抵抗である。本実施例で
は、更に、ＭＯ３ＦＥＴトランジスタＱ１のゲートおよ
びソースにｎｐｎ型トランジスタＱ２のコレクタおよび
エミッタをそれぞれ接続し、かつトランジスタＱ２のベ
ース端子をベース抵抗Ｒ２とコンデンサＣ１の並列回路
を介してパルス発生回路１の第１の出力の反転波形であ
る第２の出力に接続している。In the figure, 1 is a pulse generation circuit that generates repeated pulses with two contradictory outputs, and R1 is a pulse generation circuit 1.
A gate resistor connected between the first output of Q1 and the gate of MOS FET transistor Q1. In this embodiment, the collector and emitter of an npn transistor Q2 are connected to the gate and source of the MO3FET transistor Q1, respectively, and the base terminal of the transistor Q2 is connected to a pulse generating circuit through a parallel circuit of a base resistor R2 and a capacitor C1. 1 is connected to a second output which is an inverted waveform of the first output.
次に、第１図の実施例の動作について、第２図に示すそ
の動作波形を示す図を参照しながら説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to a diagram showing its operation waveforms shown in FIG.
まず、時刻ｔ１において、パルス発生回路１の第１の出
力Ｑが零から正になると、ＭＯＳ ＦＥＴトランジス
タＱ１かＯＮにスイッチングされ、そのドレイン電流Ｉ
ｏが流れる。そしてＭＯ３ＦＥＴトランジスタＱ１への
入力容量Ｃｉに電荷を蓄積する。First, at time t1, when the first output Q of the pulse generation circuit 1 becomes positive from zero, the MOS FET transistor Q1 is switched ON, and its drain current I
o flows. Charge is then accumulated in the input capacitor Ci to the MO3FET transistor Q1.
次に、時刻ｔ２において、パルス発生回路１の第２の出
力でか零から正になると、ベース抵抗Ｒ２とコンデンサ
Ｃ１を通じてトランジスタＱ２のベース電流■８が流れ
、ＭＯＳ ＦＥＴトランジスタＱ１の０８時にその入
力容量Ｃｉに蓄積された電荷による充電電圧■１はトラ
ンジスタＱ２のコレクタ電流Ｉｃとなって急速に放電す
る。Next, at time t2, when the second output of the pulse generating circuit 1 becomes positive from zero, the base current 8 of the transistor Q2 flows through the base resistor R2 and the capacitor C1, and its input at 8 o'clock of the MOS FET transistor Q1 flows through the base resistor R2 and the capacitor C1. The charging voltage (1) due to the charges accumulated in the capacitor Ci becomes the collector current Ic of the transistor Q2 and is rapidly discharged.
ＭＯＳ ＦＥＴトランジスタＱ１がＯＦＦにスイッチさ
れるときには、そのゲート回路には充分な低インピーダ
ンス回路が構成され、ＭＯＳ ＦＥＴトランジスタＱ
１のＯＦＦ時のスイッチング高速化を可能とする。以下
、時刻ｔ３では時刻ｔ２の状態に戻る。When MOS FET transistor Q1 is switched OFF, a sufficiently low impedance circuit is configured in its gate circuit, and MOS FET transistor Q1 is switched OFF.
This makes it possible to increase the switching speed when 1 is OFF. Thereafter, at time t3, the state returns to the state at time t2.
ここで、トランジスタＱ２のベース抵抗Ｒ２は、ＭＯＳ
ＦＥＴトランジスタＱ１の０８時にはコンデンサＣ１
の蓄積電荷を十分放電し、かつ、ＭＯＳ ＦＥＴトラン
ジスタＱ１の０８時の動作には影響を与えないような値
に選定される。Here, the base resistance R2 of the transistor Q2 is MOS
Capacitor C1 at 08 of FET transistor Q1
The value is selected so as to sufficiently discharge the accumulated charge of the MOS FET transistor Q1 and not affect the operation of the MOS FET transistor Q1 at 08:00.
以上説明したように本発明は、繰り返しパルスを発生す
るパルス発生回路の第１の出力に接続されたゲート抵抗
とＭＯＳ ＦＥＴｌ−ランジスタよりなるＭＯＳ
ＦＥＴ）−ランジスタ駆動回路において、ＭＯＳ Ｆ
ＥＴトランジスタのゲートとソースにバイポーラトラン
ジスタのコレクタとエミッタをそれぞれ接続し、バイポ
ーラトランジスタのベースを抵抗とコンデンサの並列回
路を介してパルス発生回路の第１の出力の反転波形であ
る第２の圧力に接続することにより、ＭＯＳ ＦＥＴ
トランジスタの入力容量に蓄積された電荷をＭＯＳ
ＦＥＴトランジスタのＯＦＦスイッチ時において急速に
放電することが可能である。その結果、ＭＯＳ ＦＥＴ
トランジスタのスイッチングＯＦＦ時における高速化を
容易に実現できる効果がある。As explained above, the present invention provides a MOS transistor consisting of a gate resistor and a MOS FET transistor connected to the first output of a pulse generating circuit that repeatedly generates pulses.
FET) - In transistor drive circuit, MOS F
The collector and emitter of a bipolar transistor are connected to the gate and source of the ET transistor, respectively, and the base of the bipolar transistor is connected to a second pressure, which is an inverted waveform of the first output of the pulse generation circuit, through a parallel circuit of a resistor and a capacitor. By connecting MOS FET
The charge accumulated in the input capacitance of the transistor is transferred to the MOS
It is possible to discharge rapidly when the FET transistor is switched off. As a result, the MOS FET
This has the effect of easily achieving higher speed when the transistor is switched off.
第１図は本発明の一実施例を示す回路図、第２図はその
動作波形を示す図、第３図は従来例を示す回路図である
。
１．１０・・・パルス発生回路、Ｒ１・・ゲート抵抗、
Ｒ２・・・ベース抵抗、Ｑｌ・・・ＭＯＳ ＦＥＴ）
−ランジスタ、Ｃ２・・・トランジスタ、Ｃｉ・・・入
力容量、Ｃ１・・・コンデンサ、Ｄｌ・・・ダイオード
。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing its operating waveforms, and FIG. 3 is a circuit diagram showing a conventional example. 1.10...Pulse generation circuit, R1...Gate resistance,
R2...Base resistance, Ql...MOS FET)
- transistor, C2...transistor, Ci...input capacitance, C1...capacitor, Dl...diode.
Claims (1)
により第１の抵抗を介してＭＯＳＦＥＴトランジスタを
ＯＮ−ＯＦＦスイッチングさせるＭＯＳＦＥＴトランジ
スタ駆動回路において、前記ＭＯＳＦＥＴトランジスタ
のゲートおよびソースにバイポーラトランジスタのコレ
クタおよびエミッタをそれぞれ接続し、かつ前記バイポ
ーラトランジスタのベースを第２の抵抗とコンデンサの
並列回路を介して前記パルス発生回路の前記第１の出力
の反転波形である第２の出力に接続したことを特徴とす
るＭＯＳＦＥＴトランジスタ駆動回路。In a MOSFET transistor drive circuit that ON-OFF switches a MOSFET transistor via a first resistor by a first output of a pulse generation circuit that repeatedly generates pulses, the collector and emitter of a bipolar transistor are connected to the gate and source of the MOSFET transistor. and the base of the bipolar transistor is connected to a second output, which is an inverted waveform of the first output, of the pulse generation circuit through a parallel circuit of a second resistor and a capacitor. MOSFET transistor drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255594A JPH04133516A (en) | 1990-09-26 | 1990-09-26 | Mos fet transistor driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255594A JPH04133516A (en) | 1990-09-26 | 1990-09-26 | Mos fet transistor driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133516A true JPH04133516A (en) | 1992-05-07 |
Family
ID=17280897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255594A Pending JPH04133516A (en) | 1990-09-26 | 1990-09-26 | Mos fet transistor driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133516A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9331097B2 (en) | 2014-03-03 | 2016-05-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
-
1990
- 1990-09-26 JP JP2255594A patent/JPH04133516A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9331097B2 (en) | 2014-03-03 | 2016-05-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
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