JPH04132094A - Control circuit for dynamic ram - Google Patents
Control circuit for dynamic ramInfo
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- JPH04132094A JPH04132094A JP2251318A JP25131890A JPH04132094A JP H04132094 A JPH04132094 A JP H04132094A JP 2251318 A JP2251318 A JP 2251318A JP 25131890 A JP25131890 A JP 25131890A JP H04132094 A JPH04132094 A JP H04132094A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はコンピュータシステム等に用いられるダイナ
ミックＲＡＭの制御回路に係り、更に詳しくはダイナミ
ックＲＡＭ素子の不良を検出するダイナミックＲＡＭの
制御回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a dynamic RAM control circuit used in computer systems, etc., and more particularly to a dynamic RAM control circuit that detects a defect in a dynamic RAM element. be.
［従 来 例］
最近、コンピュータシステムのメモリ、特にＲＡＭには
主に大容量のダイナミックＲＡＭが利用されるようにな
っている。このダイナミックＲＡＭを用いたシステムに
はパリティチェック回路が備えられており、データ転送
の際、ダイナミックＲＡＭ素子にてデータの書き込みお
よび読み出しが正常に行われているか否かを自動的に検
出することができるようになっている。このとき、その
パリティチェック回路によるパリティチェックの検出信
号により、転送データに誤りがあるか否かを当該システ
ムのＣＰＴＪ等にて判定するようになっている。[Conventional Example] Recently, large-capacity dynamic RAMs have been mainly used as memories in computer systems, especially RAMs. A system using this dynamic RAM is equipped with a parity check circuit, which automatically detects whether data is being written and read normally in the dynamic RAM element during data transfer. It is now possible to do so. At this time, the CPTJ or the like of the system determines whether or not there is an error in the transferred data based on the parity check detection signal from the parity check circuit.
［発明が解決しようとする課題］
しかしながら、上記ダイナミックＲＡＭの制御回路にあ
っては、上記パリティエラー発生時に何のダイナミック
ＲＡＭ素子が不良であるか特定することができず、また
当該システムを一度終了する処理が実行されるため、シ
ステムが一時中断するという問題点があった。[Problems to be Solved by the Invention] However, in the dynamic RAM control circuit described above, it is not possible to identify which dynamic RAM element is defective when the parity error occurs, and the system must be terminated once. There was a problem that the system would be temporarily interrupted due to the process being executed.
この発明は上記課題に鑑みなされたものであり、その目
的は複数のダイナミックＲＡＭのうち不良ＲＡＭを特定
することができ、しかも当該システムを継続して動作さ
せることができるようにしたダイナミックＲＡＭの制御
回路を提供することにある。This invention was made in view of the above problems, and its purpose is to control a dynamic RAM so that a defective RAM among a plurality of dynamic RAMs can be identified and the system can continue to operate. The purpose is to provide circuits.
［課題を解決するための手段］
上記目的を達成するために、この発明は、複数のダイナ
ミックＲＡＭ素子をメモリとして用いるシステムに備え
られ、それらダイナミックＲＡＭ素子の不良を検出する
ダイナミックＲＡＭの制御回路であって、上記ダイナミ
ックＲＡＭ素子の数に応じたビット数のパリティ用ＲＡ
Ｍと、上記複数のダイナミックＲＡＭ素子のデータと上
記パリティ用ＲＡＭのパリティデータの１ビットにより
パリティチェックをそれぞれ行なうとともに、そのパリ
ティチェックの検出信号を出力する複数のパリティチェ
ック回路と、この複数のパリティチェック回路による検
出信号の論理和をとる論理回路とを備え、この論理回路
の出力信号および複数のパリティチェック回路の検出信
号により、上記システムの中央処理装置（ＣＰＵ）にて
上記複数のダイナミックＲＡＭ素子のうち不良のダイナ
ミックＲＡＭ素子を検出可能としたことを要旨とする。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a dynamic RAM control circuit that is included in a system that uses a plurality of dynamic RAM elements as a memory and that detects defects in the dynamic RAM elements. and a parity RA with a number of bits corresponding to the number of dynamic RAM elements.
M, a plurality of parity check circuits that each perform a parity check using data of the plurality of dynamic RAM elements and one bit of parity data of the parity RAM, and output a detection signal of the parity check; and a logic circuit that takes the logical sum of the detection signals from the check circuit, and the central processing unit (CPU) of the system uses the output signal of the logic circuit and the detection signals of the plurality of parity check circuits to control the plurality of dynamic RAM elements. The main point is that it is possible to detect defective dynamic RAM elements.
また、この発明のダイナミックＲＡＭの制御回路は、上
記複数のダイナミックＲＡＭ素子の他に、同容量の予備
用ＲＡＭと、それらダイナミックＲＡＭＰ子のデータ読
み出しに際し、上記パリティチェック回路の出力信号に
より、上記不良のダイナミックＲＡＭ素子に代えて上記
予備用ＲＡＭを選択する複数のセレクタ回路とを備え、
このセレクタ回路にて切り替えられるダイナミックＲＡ
Ｍ素子若しくは予備用ＲＡＭおよび他のダイナミックＲ
ＡＭ素子をスリー・ステートバッファ回路を介して上記
システムのデータバスに接続するようにしたものである
。In addition to the plurality of dynamic RAM elements described above, the dynamic RAM control circuit of the present invention also includes a spare RAM of the same capacity, and when reading data from these dynamic RAM elements, the output signal of the parity check circuit detects the failure a plurality of selector circuits for selecting the spare RAM in place of the dynamic RAM element;
Dynamic RA that can be switched by this selector circuit
M-element or spare RAM and other dynamic R
The AM element is connected to the data bus of the above system via a three-state buffer circuit.
［作 用］
上記構成としたので、システムの複数のダイナミックＲ
ＡＭ素子のデータが複数のパリティチェック回路にてそ
れぞれ個々にパリティチェックされることから、それら
パリティエラーの検出信号により、パリティエラーのダ
イナミックＲＡＭ素子が特定される。[Function] With the above configuration, multiple dynamic R
Since the data in the AM element is individually parity checked by a plurality of parity check circuits, the dynamic RAM element having the parity error can be identified by the parity error detection signals.
また、それらパリティチェックの検出信号により、上記
複数のダイナミックＲＡＭに不良ダイナミックＲＡＭが
検出されている場合、そのパリティエラーのダイナミッ
クＲＡＭに代えて予備用メモリが使用される。すなわち
、その不良ダイナミックＲＡＭのデータバスを当該シス
テムのデータバスに接続しているセレクタ回路にて、そ
の接続が断状態にされ、予備用メモリのデータバスが当
該システムのデータバスに接続されるからである。Furthermore, if a defective dynamic RAM is detected among the plurality of dynamic RAMs based on the parity check detection signals, a spare memory is used in place of the dynamic RAM with the parity error. In other words, the selector circuit that connects the data bus of the defective dynamic RAM to the data bus of the system in question is disconnected, and the data bus in the spare memory is connected to the data bus in the system in question. It is.
［実 施 例コ
以下、この発明の実施例を第１図乃至第３図に基づいて
説明する。[Embodiment] Hereinafter, an embodiment of the present invention will be described based on FIGS. 1 to 3.
第１図において、このダイナミックＲＡＭの制御回路は
、当該システムにおける第１乃至第４のダイナミックＲ
ＡＭ素子（例えば４Ｘ２５６ビット）１１゜１、．１．
．１．のデータ読み出し動作時に、そのシステムのデー
タバスに転送されるデータとパリティ用ＲＡＭ （例え
ば４ｘ２５６ビット）２のパリティデータ（１ビット）
によりパリティチェックを行ない。In FIG. 1, the control circuit of this dynamic RAM is connected to the first to fourth dynamic RAMs in the system.
AM element (eg 4x256 bits) 11°1, . 1.
．． 1. During data read operation, data transferred to the data bus of the system and parity RAM (for example, 4x256 bits)2 parity data (1 bit)
Performs a parity check.
このパリティチェックの検出信号（ＰＤＡＴＡＯ，ＰＤ
ＡＴＡＩ。This parity check detection signal (PDATAO, PD
ATAI.
ＰＤＡＴＡ２．ＰＤＡｉＡ３）を出力する第１乃至第４
のパリティチェック回路３．．３．．３．．３４と、そ
れら検出信号の論理和をとり、当該システムのＣＰＵに
パリティエラー発生の検出信号（ＮＭＩ信号）を出力す
る論理和回路４とを備えている。なお、第２図に示され
ているように、パリティ用ＲＡＭ ２には、第１乃至第
４のダイナミックＲＡＭ素子１１，１□、１３゜１４の
各４ビット幅のデータに対し、パリティデー タ（ＤＲ
ＡＭＯ用、ＤＲＡＭＩ用、ＤＲＡＭ２用、ＤＲＡＭａ用
）が１ビットずつ割り当てられている。PDATA2. 1st to 4th outputs PDAiA3)
Parity check circuit 3. ．． 3. ．． 3. ．． 34, and an OR circuit 4 which takes the OR of these detection signals and outputs a parity error occurrence detection signal (NMI signal) to the CPU of the system. As shown in FIG. 2, the parity RAM 2 stores parity data for each 4-bit width data of the first to fourth dynamic RAM elements 11, 1□, 13°14. (DR
One bit is allocated for AMO, DRAMI, DRAM2, and DRAMa.
また、第３図に示されているように、上記ダイナミック
ＲＡＭの制御回路には、第１乃至第４のダイナミックＲ
ＡＭ素子１□＊ＬｔｌｉｔＬおよびパリティ用ＲＡＭ
２の他に、それら第１乃至第４のダイナミックＲＡＭ素
子１１，１□＄１３９１４と同容量の予備用ＲＡＭ ５
と、上記第１乃至第４のパリティチェック回路３１，３
□ｔ ３３ ｅ ３４からの出力信号（ＰＤＡＴＡＯ。Further, as shown in FIG. 3, the control circuit of the dynamic RAM includes first to fourth dynamic R
AM element 1□*LtlitL and parity RAM
In addition to 2, a spare RAM 5 with the same capacity as the first to fourth dynamic RAM elements 11,1□$13914
and the first to fourth parity check circuits 31, 3.
□Output signal from t 33 e 34 (PDATAO.
ＰＤＡＴＡＩ、ＰＤＡＴＡ２．ＰＤＡＴＡ３）により、
第１乃至第４のダイナミックＲＡＭ素子１１，１□ＩＬ
ｔ１４の何れかを予備用ＲＡＭ ５に切り替え可能な第
１乃至第４のセレクタ回路６□、６□ｔ ６３１６４と
が備えられ、それら第１乃至第４のセレクタ回路６１，
６□＊ ６ ｓ ｓ ６ ＊の切り替えにより、上記第
１乃至第４のダイナミックＲＡＭ素子１□９１２１１３
１１４のデータバスおよび予備用ＲＡＭ ５のデータバ
スがスリー・ステートバッファ回路７を介して当該シス
テムのデータバスに接続されるようになっており、一方
データの書き込みに際し、図示しないがそのデータバス
上のデータがスリー・ステートバッファ回路を介して上
記複数のダイナミックＲＡＭ素子１１，１□９１３９１
４および予備用ＲＡＭ ５に転送されるようになってい
る。PDATAI, PDATA2. PDATA3)
First to fourth dynamic RAM elements 11, 1□IL
The first to fourth selector circuits 6□, 6□t 63164 capable of switching any one of t14 to the spare RAM 5 are provided, and the first to fourth selector circuits 61, 63164 are provided.
By switching 6□* 6 s s 6 *, the first to fourth dynamic RAM elements 1□912113
The data bus 114 and the data bus of the spare RAM 5 are connected to the data bus of the system via the three-state buffer circuit 7. The data is transferred to the plurality of dynamic RAM elements 11, 1□91391 through the three-state buffer circuit.
4 and spare RAM 5.
次に、上記構成のダイナミックＲＡＭの制御回路の動作
を説明する。Next, the operation of the control circuit of the dynamic RAM having the above configuration will be explained.
まず、このダイナミックＲＡＭの制御回路を備えたシス
テムが動作し、例えば第１乃至第４のダイナミックＲＡ
Ｍ素子１１，１□＃Ｌｔ１４が読み出し動作にされ、こ
の読み出されたデータがデータバスに転送されるものと
する。すると、第１乃至第４のパリティチェック回路３
１，３□ｌ ３ ） Ｉ ３４にはそれぞれ各４ビット
データおよびパリティ用ＲＡＭ ５のパリティ用データ
（１ビット）が入力され、４ビット単位でそれぞれパリ
ティチェックが行われ、各パリティチェックの検出信号
が出力される。First, a system equipped with this dynamic RAM control circuit operates, and for example, the first to fourth dynamic RAM
It is assumed that the M element 11, 1□#Lt14 is put into a read operation, and the read data is transferred to the data bus. Then, the first to fourth parity check circuits 3
1, 3□l 3) Each 4-bit data and the parity data (1 bit) of the parity RAM 5 are input to I34, and parity checks are performed in units of 4 bits, and each parity check detection signal is input. is output.
ここで、第１のダイナミックＲＡＭ素子１□が不良にな
っている場合、第１のパリティチェック回路３１の出力
信号（ＰＤＡＴＡＯ）がアクティブ状態（つまり“Ｈ”
レベル）となり、それ以外の第２乃至第４のパリティチ
ェック回路３．．３．．３４の出力信号（ＰＤＡＴＡＩ
、ＰＤＡ丁Ａ２．ＰＤＡＴＡ３）が“Ｌ”レベルのまま
である。すると、その出力信号ＰＤＡＴＡＯにより、論
理和回路４からは“Ｈ”レベル信号（ＮＭＩ信号）がＣ
ＰＵに出力されるため、ＣＰＵにおいては上記パリティ
チェックの検出信号（ＰＤＡＴＡＯ，ＰＤＡＴＡＩ 、
ＰＤＡＴＡ２゜ＰＤＡＴＡ３）に基づいて第１乃至第４
のダイナミックＲＡＭＩ、、１□ｔＬｔ１４のうち不良
ＲＡＭである第１のダイナミックＲＡＭ １□が特定さ
れるとともに、例えば図示しない表示部にその第１のダ
イナミックＲＡＭ ｌ １の不良の旨が表示され、ある
いはその旨が報知される。Here, if the first dynamic RAM element 1□ is defective, the output signal (PDATAO) of the first parity check circuit 31 is in an active state (that is, "H").
level), and the other second to fourth parity check circuits 3. ．． 3. ．． 34 output signals (PDATAI
, PDA Ding A2. PDATA3) remains at "L" level. Then, due to the output signal PDATAO, an "H" level signal (NMI signal) is output from the OR circuit 4.
Since the above parity check detection signals (PDATAO, PDATAI,
1st to 4th based on PDATA2゜PDATA3)
The first dynamic RAM 1□, which is a defective RAM among the dynamic RAMs, , 1□tLt14, is identified, and, for example, the fact that the first dynamic RAM 1 is defective is displayed on a display section (not shown), or You will be notified to that effect.
一方、その出力信号（ＰＤＡＴＡＯ）の“Ｈ”レベルに
より、第１のセレクタ回路６１のみが予備用ＲＡＭ Ｓ
側に切り替えられ、他の第２乃至第４のセレクタ回路６
□Ｉ ６３１６４がそれぞれダイナミックＲＡＭ １□
。On the other hand, due to the "H" level of the output signal (PDATAO), only the first selector circuit 61 is connected to the spare RAM S.
the other second to fourth selector circuits 6
□I 63164 are each dynamic RAM 1□
.
１、．１．側に切り替えられたままにされる。これによ
り、予備用ＲＡＭ ５および第２乃至第４のダイナミッ
クＲＡＭＩ２，１３，１．が当該システムのメモリとし
て働くことことになる。1. 1. Left switched to the side. As a result, the spare RAM 5 and the second to fourth dynamic RAMIs 2, 13, 1 . will function as the memory of the system.
このように、システム内のデータ転送に際し、第１乃至
第４のダイナミックＲＡＭ素子１□ｔｉｚ＊１ａｙ１４
のデータをそれぞれパリティチェックし、かつ、それら
パリティチェックの検出信号（ＰＤＡＴＡＯ。In this way, during data transfer within the system, the first to fourth dynamic RAM elements 1□tiz*1ay14
The parity check is performed on each of the data of , and the detection signal of the parity check (PDATAO.
ＰＤＡＴＡＩ、ＰＤＡＴＡ２．ＰＤＡＴＡ３）のＨＰ＋
レベル（アクティブ状態）を検出し、このアクティブ状
態によりそれら検出信号を検査するようにしたので、第
１乃至第４のダイナミックＲＡＭ素子ｌ□ｔｌｚｔｌｉ
ｔｌ＊のうちの不良ダイナミックＲＡＭを特定すること
ができ、しかも不良ダイナミックＲＡＭを特定すること
ができることから、メンテナンス等が容易にできる。PDATAI, PDATA2. PDATA3) HP+
Since the level (active state) is detected and these detection signals are inspected based on this active state, the first to fourth dynamic RAM elements l□tlztli
Since it is possible to specify the defective dynamic RAM among the tl*, and in addition, it is possible to specify the defective dynamic RAM, maintenance etc. can be easily performed.
また、第１乃至第４のパリティチェック回路３、．３．
．３．．３４によるパリティチェックの検出信号により
、不良ダイナミックＲＡＭが生じている場合第１乃至第
４のセレクタ回路６□、６□、６３゜６、の何れかが作
動され、その不良ダイナミックＲＡＭ素子に代えて予備
用ＲＡＭ ５が当該システムのデータバスに接続される
ので、当該システムのパリティエラー発生毎に動作を一
時終了させることなく、引き続いて当該システムを使用
することが可能である。Further, the first to fourth parity check circuits 3, . 3.
．． 3. ．． When a defective dynamic RAM element is detected by the parity check detection signal from 34, any one of the first to fourth selector circuits 6□, 6□, 63゜6 is activated to replace the defective dynamic RAM element. Since the spare RAM 5 is connected to the data bus of the system, it is possible to continue using the system without temporarily terminating the operation every time a parity error occurs in the system.
なお、上記実施例では、４個のダイナミックＲＡＭ素子
１１，１□、１３１１４を用いたシステムを例にしたが
、ダイナミックＲＡＭ素子のビットが異なっていても、
またダイナミックＲＡＭ素子の数が異なっている場合に
も、同様に適用することができる。In the above embodiment, a system using four dynamic RAM elements 11, 1□, and 13114 was used as an example, but even if the bits of the dynamic RAM elements are different,
Further, the present invention can be similarly applied even when the number of dynamic RAM elements is different.
［発明の効果］
以上説明したように、この発明のダイナミックＲＡＭの
制御回路によれば、複数のダイナミックＲＡＭ素子毎に
データをパリティチェックし、これらパリティチェック
の検出信号によりパリティエラーを検出し、アクティブ
状態を検出し、かつ、アクティブ状態のパリティチェッ
クの検出信号により当該不良ダイナミックＲＡＭ素子に
代えて予備用のＲＡＭを当該システムのデータバスに接
続するようにしたので、アクティブ状態のパリティ検出
信号により、不良アクティブＲＡＭ素子を特定すること
ができ、ひいてはメンテナス等に極めて役立つという効
果があり、また不良ダイナミックＲＡＭ素子が予備用Ｒ
ＡＭに切り替えられることから、当該システムを一度終
了させることもなく、継続してシステム使用が可能とな
るという効果がある。[Effects of the Invention] As explained above, according to the dynamic RAM control circuit of the present invention, data parity is checked for each of a plurality of dynamic RAM elements, parity errors are detected using the detection signals of these parity checks, and the active Since the state is detected and the parity check detection signal in the active state connects a spare RAM to the data bus of the system in place of the defective dynamic RAM element, the parity detection signal in the active state allows It is possible to identify a defective active RAM element, which is extremely useful for maintenance, etc., and the defective dynamic RAM element can be used as a spare R.
Since the system can be switched to AM, there is an effect that the system can be used continuously without having to terminate the system once.
第１図はこの発明の一実施例を示すダイナミックＲＡＭ
の制御回路の概略的部分的ブロック図、第２図は上記ダ
イナミックＲＡＭの制御回路に用いられるパリティ用Ｒ
ＡＭの概略的模式図、第３図は上記ダイナミックＲＡＭ
の制御回路の概略的ブロック図である。
図中、１□ｔ１２ｙｌｉｔ１４は第１乃至第４のダイナ
ミックＲＡＭ素子、２はパリティ用ＲＡＭ、 ３□、３
３゜３、．３４は第１乃至第４のパリティチェック回路
、４は論理和回路（４０Ｒ回路）、５は予備用ＲＡＭ、
６１゜６□ｔ ６３ ｌ ６４は第１乃至第４のセレク
タ回路、７はスリー・ステートバッファ回路である。
第１図。FIG. 1 shows a dynamic RAM showing an embodiment of the present invention.
FIG. 2 is a schematic partial block diagram of the control circuit of the dynamic RAM.
A schematic diagram of AM, Figure 3 is the above dynamic RAM
FIG. 2 is a schematic block diagram of a control circuit of FIG. In the figure, 1□t12ylit14 are first to fourth dynamic RAM elements, 2 is a parity RAM, 3□, 3
3゜3,. 34 is the first to fourth parity check circuits, 4 is an OR circuit (40R circuit), 5 is a spare RAM,
61°6□t 63 l 64 are first to fourth selector circuits, and 7 is a three-state buffer circuit. Figure 1.
Claims (2)
いるシステムに備えられ、それらダイナミックＲＡＭ素
子の不良を検出するダイナミックＲＡＭの制御回路であ
って、 前記ダイナミックＲＡＭ素子の数に応じたビット数のパ
リテイ用ＲＡＭと、 前記複数のダイナミックＲＡＭ素子のデータと前記パリ
テイ用ＲＡＭのパリテイデータの１ビットによりパリテ
イチェックをそれぞれ行なうとともに、そのパリテイチ
ェックの検出信号を出力する複数のパリテイチェック回
路と、 該複数のパリテイチェック回路による検出信号の論理和
をとる論理回路とを備え、 該論理回路の出力信号および複数のパリテイチェック回
路の検出信号により、前記システムの中央処理装置（Ｃ
ＰＵ）にて前記複数のダイナミックＲＡＭ素子のうち不
良のダイナミックＲＡＭ素子を検出可能としたことを特
徴とするダイナミックＲＡＭの制御回路。(1) A dynamic RAM control circuit that is provided in a system that uses a plurality of dynamic RAM elements as memory and detects defects in the dynamic RAM elements, and includes a parity RAM having a number of bits corresponding to the number of dynamic RAM elements. and a plurality of parity check circuits that each perform a parity check using data of the plurality of dynamic RAM elements and one bit of parity data of the parity RAM, and output a detection signal of the parity check. and a logic circuit that takes the logical sum of detection signals from a plurality of parity check circuits, and the system's central processing unit (C
1. A control circuit for a dynamic RAM, characterized in that a defective dynamic RAM element among the plurality of dynamic RAM elements can be detected in a dynamic RAM device (PU).
量の予備用ＲＡＭと、それらダイナミックＲＡＭ素子の
データ読み出しに際し、前記パリテイチェック回路の出
力信号により、前記不良のダイナミックＲＡＭ素子に代
えて前記予備用ＲＡＭを選択する複数のセレクタ回路と
を備え、該セレクタ回路にて切り替えられるダイナミッ
クＲＡＭ素子若しくは予備用ＲＡＭおよび他のダイナミ
ックＲＡＭ素子をスリー・ステートバッファ回路を介し
て前記システムのデータバスに接続するようにしたこと
を特徴とする請求項（１）記載のダイナミックＲＡＭの
制御回路。(2) In addition to the plurality of dynamic RAM elements, there is also a spare RAM of the same capacity, and when reading data from these dynamic RAM elements, the output signal of the parity check circuit is used to replace the defective dynamic RAM element. A plurality of selector circuits for selecting spare RAM are provided, and the dynamic RAM elements switched by the selector circuits or the spare RAM and other dynamic RAM elements are connected to the data bus of the system via a three-state buffer circuit. 2. The dynamic RAM control circuit according to claim 1, wherein the dynamic RAM control circuit is configured to:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251318A JPH04132094A (en) | 1990-09-20 | 1990-09-20 | Control circuit for dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251318A JPH04132094A (en) | 1990-09-20 | 1990-09-20 | Control circuit for dynamic ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132094A true JPH04132094A (en) | 1992-05-06 |
Family
ID=17221030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251318A Pending JPH04132094A (en) | 1990-09-20 | 1990-09-20 | Control circuit for dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132094A (en) |
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