JPH04130807A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
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- JPH04130807A JPH04130807A JP2250267A JP25026790A JPH04130807A JP H04130807 A JPH04130807 A JP H04130807A JP 2250267 A JP2250267 A JP 2250267A JP 25026790 A JP25026790 A JP 25026790A JP H04130807 A JPH04130807 A JP H04130807A
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- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000003321 amplification Effects 0.000 claims abstract description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 15
- 230000010355 oscillation Effects 0.000 abstract description 14
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000002238 attenuated effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳ増幅回路に関するものであり、特に
、比較的大きな容量性負荷を駆動するものに利用して有
効な技術に関するものである。
、比較的大きな容量性負荷を駆動するものに利用して有
効な技術に関するものである。
ＰチャンネルＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ、以下同じ）とＮチャンネルＭＯＳＦＥＴと
からなるＣＭＯＳ回路により構成された演算増幅回路と
して、例えば特開平１−５５７７１号公報がある。
ランジスタ、以下同じ）とＮチャンネルＭＯＳＦＥＴと
からなるＣＭＯＳ回路により構成された演算増幅回路と
して、例えば特開平１−５５７７１号公報がある。
従来の位相補償回路は、第４図に示すように、出力段Ｍ
ＯＳＦＥＴＱ７のゲートとドレイン、言い換えるならば
、出力端子Ｖｏｕｔと差動回路の出力端子との間に位相
補償用キャパシタＣＦを設けるというものである。
ＯＳＦＥＴＱ７のゲートとドレイン、言い換えるならば
、出力端子Ｖｏｕｔと差動回路の出力端子との間に位相
補償用キャパシタＣＦを設けるというものである。
上記第４図に示すような位相補償回路を備えた演算増幅
回路をボルテージフォロワ形態に接続すると、言い換え
るならば、出力端子Ｖｏｕｔと反転の入力端子Ｖｉｎ（
−）を接続すると、その高域遮断周波数はゲート・ドレ
イン間の位相補償用キャパシタＣＦと、入力差動ＭＯＳ
Ｆ ＥＴＱ ２のソース抵抗に太き（依存したものに
なる。よって、高域遮断周波数を位相マージンの大きな
点に設定して、発振マージンを大きくすることができる
。しかしながら、この場合には負荷容量ＣＬの容量値は
非常に小さいものに限定される。
回路をボルテージフォロワ形態に接続すると、言い換え
るならば、出力端子Ｖｏｕｔと反転の入力端子Ｖｉｎ（
−）を接続すると、その高域遮断周波数はゲート・ドレ
イン間の位相補償用キャパシタＣＦと、入力差動ＭＯＳ
Ｆ ＥＴＱ ２のソース抵抗に太き（依存したものに
なる。よって、高域遮断周波数を位相マージンの大きな
点に設定して、発振マージンを大きくすることができる
。しかしながら、この場合には負荷容量ＣＬの容量値は
非常に小さいものに限定される。
すなわち、第５図に示した特性Ｌ４のように、その利得
は高域遮断周波数ｆ１より減衰を始めるが、負荷容量Ｃ
Ｌの容量値を太き（すると、周波数ｆｐにおいて大きな
ピークが現れる。このように、負荷に大容量を接続した
場合に現れる利得のピークが大きいと、演算増幅回路が
発振を生じてしまうという危険性がある。
は高域遮断周波数ｆ１より減衰を始めるが、負荷容量Ｃ
Ｌの容量値を太き（すると、周波数ｆｐにおいて大きな
ピークが現れる。このように、負荷に大容量を接続した
場合に現れる利得のピークが大きいと、演算増幅回路が
発振を生じてしまうという危険性がある。
また、入力差動ＭＯＳＦＥＴＱＩのゲートとドレイン間
寄生容量ＣＯＤにより、周波数ｆ２より高い領域では、
入力信号が位相補償用のキャパシタＣＦを介して出力側
にリークしてしまうため、利得が十分減衰せず、負荷容
量によっては発振の原因になる危険性がある。
寄生容量ＣＯＤにより、周波数ｆ２より高い領域では、
入力信号が位相補償用のキャパシタＣＦを介して出力側
にリークしてしまうため、利得が十分減衰せず、負荷容
量によっては発振の原因になる危険性がある。
この発明の目的は、大きな容量値を持つ容量性負荷を駆
動しつつ、発振現象の危険性を回避したＭＯＳ増幅回路
を提供することにある。
動しつつ、発振現象の危険性を回避したＭＯＳ増幅回路
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本■において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、出力回路に大きな容量性負荷が接続されるＭ
ＯＳ増幅回路において、差動増幅ＭＯＳＦＥＴのドレイ
ン間にキャパシタを設け、及び／又は上記差動増幅ＭＯ
ＳＦＥＴのドレインにそれぞれ抵抗手段を設けて負荷回
路に接続する。
ＯＳ増幅回路において、差動増幅ＭＯＳＦＥＴのドレイ
ン間にキャパシタを設け、及び／又は上記差動増幅ＭＯ
ＳＦＥＴのドレインにそれぞれ抵抗手段を設けて負荷回
路に接続する。
上記した手段によれば、差動ＭＯＳＦＥＴのドレインに
設けられたキャパシタや抵抗手段より、寄生容量を介し
てリークした入力信号を減衰できること、及び／又は差
動増幅回路そのものの利得を低下させることにより、高
域遮断周波数より高い領域での利得のピークを抑えるこ
とができ、発振の危険性を回避できる。
設けられたキャパシタや抵抗手段より、寄生容量を介し
てリークした入力信号を減衰できること、及び／又は差
動増幅回路そのものの利得を低下させることにより、高
域遮断周波数より高い領域での利得のピークを抑えるこ
とができ、発振の危険性を回避できる。
第１図には、この発明に係るＭＯ５増幅回路の一実施例
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯＳ集積回路の製造技術よって、特に１ｉＩＪＩＩ
！されないが、単結晶シリコンのような１個の半導体基
板上において形成される。同図において、Ｐチャンネル
ＭＯＳ Ｆ ＥＴは、そのチャンネル（パックゲート）
部に矢印が付加されることによって、ＮチャンネルＭＯ
ＳＦＥＴと区別される。このことは、第２図ないし第４
図に示した回路図においても同様である。
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯＳ集積回路の製造技術よって、特に１ｉＩＪＩＩ
！されないが、単結晶シリコンのような１個の半導体基
板上において形成される。同図において、Ｐチャンネル
ＭＯＳ Ｆ ＥＴは、そのチャンネル（パックゲート）
部に矢印が付加されることによって、ＮチャンネルＭＯ
ＳＦＥＴと区別される。このことは、第２図ないし第４
図に示した回路図においても同様である。
差動形態にされたＰチャンネルＭＯＳＦＥＴＱｌとＱ２
の共通化されたソースには、定電流源として作用するＰ
チャンネルＭＯＳＦＥＴＱ９が設けられる。そして、こ
の実施例においては、前記のように高域遮断周波数ｆ１
以上の高い帯域での利得を低減させるために、ドレイン
間にキャパシタＣ１が設けられる。また、ボルテージフ
ォロワ形態にした・ときの入力信号Ｖｉｎ（＋）を受け
る差動ＭＯＳＦＥＴＱＩのゲート、ドレイン間の寄生容
量を介してスルーされた高域信号を減衰させるために差
動ＭＯＳＦＥＴＱ１．Ｑ２のドレインには抵抗Ｒ１，Ｒ
２が接続される。上記差動ＭＯＳＦＥＴＱＩ、Ｑ２のド
レインには、上記抵抗Ｒ１゜Ｒ２を介して、負荷回路を
構成する電流ミラー形態のＮチャンネルＭＯＳＦＥＴＱ
３．Ｑ４が設けられる。
の共通化されたソースには、定電流源として作用するＰ
チャンネルＭＯＳＦＥＴＱ９が設けられる。そして、こ
の実施例においては、前記のように高域遮断周波数ｆ１
以上の高い帯域での利得を低減させるために、ドレイン
間にキャパシタＣ１が設けられる。また、ボルテージフ
ォロワ形態にした・ときの入力信号Ｖｉｎ（＋）を受け
る差動ＭＯＳＦＥＴＱＩのゲート、ドレイン間の寄生容
量を介してスルーされた高域信号を減衰させるために差
動ＭＯＳＦＥＴＱ１．Ｑ２のドレインには抵抗Ｒ１，Ｒ
２が接続される。上記差動ＭＯＳＦＥＴＱＩ、Ｑ２のド
レインには、上記抵抗Ｒ１゜Ｒ２を介して、負荷回路を
構成する電流ミラー形態のＮチャンネルＭＯＳＦＥＴＱ
３．Ｑ４が設けられる。
上記差動回路の出力である負荷ＭＯＳＦＥＴＱ３のドレ
インは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ５及び出
力ＭＯＳ Ｆ ＥＴＱ ７のゲートに供給される。上記
駆動ＭＯＳＦＥＴＱ５のドレイン側には、定電流負荷と
して作用するＰチャンネルＭＯＳＦＥＴＱＩ Ｏが設け
られ、その反転信号信号が上記出力ＭＯＳＦＥＴＱ７と
プッシュプル形態に接続された出力ＭＯＳＦＥＴＱ６の
ゲートに伝えられる。すなわち、この実施例の出力回路
は、いわゆるインパーティフドプッシュブル出力回路が
用いられる。
インは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ５及び出
力ＭＯＳ Ｆ ＥＴＱ ７のゲートに供給される。上記
駆動ＭＯＳＦＥＴＱ５のドレイン側には、定電流負荷と
して作用するＰチャンネルＭＯＳＦＥＴＱＩ Ｏが設け
られ、その反転信号信号が上記出力ＭＯＳＦＥＴＱ７と
プッシュプル形態に接続された出力ＭＯＳＦＥＴＱ６の
ゲートに伝えられる。すなわち、この実施例の出力回路
は、いわゆるインパーティフドプッシュブル出力回路が
用いられる。
この実施例では、出力ＭＯＳＦＥＴＱ７のゲートとドレ
イン間に、言い換えるならば、出力端子Ｖｏｕｔと差動
回路の出力端子との間に、位相補償用のキャパシタＣ２
が設けられる。
イン間に、言い換えるならば、出力端子Ｖｏｕｔと差動
回路の出力端子との間に、位相補償用のキャパシタＣ２
が設けられる。
なお、基準定電流源１ｏをダイオード形態にされたＰチ
ャンネルＭＯＳＦＥＴＱ８に流し、このＰチャンネルＭ
ＯＳＦＥＴＱＢとＭＯＳＦＥＴＱ９及びＱＩＯを電流ミ
ラー形態に接続することによって、ＭＯＳＦＥＴＱ９及
びＱＩＯを定電流源として動作させる。
ャンネルＭＯＳＦＥＴＱ８に流し、このＰチャンネルＭ
ＯＳＦＥＴＱＢとＭＯＳＦＥＴＱ９及びＱＩＯを電流ミ
ラー形態に接続することによって、ＭＯＳＦＥＴＱ９及
びＱＩＯを定電流源として動作させる。
上記差動ＭＯＳＦＥＴＱＩ、Ｑ２のドレイン間に設けら
れたキャパシタＣ１は、容量性の負荷ＣＬを接続したと
きに発生するＭＯＳ増幅回路の利得のピークを抑え込む
ように作用する。すなわち、キャパシタＣ１は、上記遮
断周波数ｆ１以上の高域周波数成分の増幅出力を短絡し
て相殺させるように作用する。また、上記のような寄生
容量ＣＯＤによりリークした高域周波帯からなる入力信
号成分は、抵抗Ｒ１，Ｒ２の適切な抵抗値の設定により
減衰させることができる。
れたキャパシタＣ１は、容量性の負荷ＣＬを接続したと
きに発生するＭＯＳ増幅回路の利得のピークを抑え込む
ように作用する。すなわち、キャパシタＣ１は、上記遮
断周波数ｆ１以上の高域周波数成分の増幅出力を短絡し
て相殺させるように作用する。また、上記のような寄生
容量ＣＯＤによりリークした高域周波帯からなる入力信
号成分は、抵抗Ｒ１，Ｒ２の適切な抵抗値の設定により
減衰させることができる。
これにより、第１図に示したＭＯＳ増幅回路においては
、その出力端子Ｖｏｕｔと反転の入力端子Ｖｉｎ（）と
を接読するというボルテージフォロワ形態にして、比較
的大きな容量値を持つ負荷ＣＬを駆動するとき、第５図
の特性Ｌｌのように高域遮断周波数ｆ１を越える高域周
波数成分に対しては、上記キャパシタＣ１と抵抗Ｒ１，
Ｒ２による信号減衰作用が相乗的に作用して、その周波
数の増大とともに利得を低下させることができる。
、その出力端子Ｖｏｕｔと反転の入力端子Ｖｉｎ（）と
を接読するというボルテージフォロワ形態にして、比較
的大きな容量値を持つ負荷ＣＬを駆動するとき、第５図
の特性Ｌｌのように高域遮断周波数ｆ１を越える高域周
波数成分に対しては、上記キャパシタＣ１と抵抗Ｒ１，
Ｒ２による信号減衰作用が相乗的に作用して、その周波
数の増大とともに利得を低下させることができる。
これにより、発振現象の生じる危険性を防止することが
できる。
できる。
第２図には、この発明に係るＭＯＳ増幅回路の他の一実
施例の回路図が示されている。
施例の回路図が示されている。
この実施例においては、上記抵抗Ｒ１，Ｒ２が省略され
る。このように抵抗Ｒ１，Ｒ２を省略した場合において
も、キャパシタＣ１による利得制限作用によって、第５
図の特性Ｌ２のように寄生容量ＣＯＤによって入力信号
がスルーする周波数ｆ２までの周波数帯域では利得を減
衰させることができる。この場合、キャパシタＣ１によ
り、利得がある程度減衰させられているから、上記のよ
うな寄生容量ＣＯＤによって入力信号の高域成分のスル
ーがあっても発振の原因にはならない。
る。このように抵抗Ｒ１，Ｒ２を省略した場合において
も、キャパシタＣ１による利得制限作用によって、第５
図の特性Ｌ２のように寄生容量ＣＯＤによって入力信号
がスルーする周波数ｆ２までの周波数帯域では利得を減
衰させることができる。この場合、キャパシタＣ１によ
り、利得がある程度減衰させられているから、上記のよ
うな寄生容量ＣＯＤによって入力信号の高域成分のスル
ーがあっても発振の原因にはならない。
上記第１図及び第２図の実施例のように、キャパシタＣ
１と抵抗Ｒ１，Ｒ２及び及びキャパシタＣＩを設ける構
成のＭＯ５増幅回路は、上記のようにボルテージフォロ
ワ形態にし、液晶駆動用電圧発生回路に適したものとな
る。すなわち、図示しないが、直列抵抗回路等により分
圧して形成された電圧をインピーダンス変換して出力す
る。このような電圧は、例えば、薄膜トランジスタを用
いたアクティブマトリックス構成の液晶表示装置の信号
線駆動電圧として用いることができる。上記分圧回路と
ボルテージフォロワ形態のＭＯ５増幅回路によって、液
晶パネルのコモン電極側の電圧を中心にして、正と負の
点灯レベルの駆動電圧、及び非点灯レベルの駆動電圧を
形成しておき、それを表示データに従って選択的に信号
線電極に供給して、選択された走査線の画素電橋に書き
込むようにするものである。この場合、液晶表示装置は
等傷内には大きな容量値を持つ負荷とみなすことができ
るから、上記のような発振対策が必要になるものである
。なお、液晶表示装置としては、上記のようなアクティ
ブマトリックス構成のもの他、走査線と信号との交差部
分に画素を構成するという単純マトリックス構成のもの
であってもよい。
１と抵抗Ｒ１，Ｒ２及び及びキャパシタＣＩを設ける構
成のＭＯ５増幅回路は、上記のようにボルテージフォロ
ワ形態にし、液晶駆動用電圧発生回路に適したものとな
る。すなわち、図示しないが、直列抵抗回路等により分
圧して形成された電圧をインピーダンス変換して出力す
る。このような電圧は、例えば、薄膜トランジスタを用
いたアクティブマトリックス構成の液晶表示装置の信号
線駆動電圧として用いることができる。上記分圧回路と
ボルテージフォロワ形態のＭＯ５増幅回路によって、液
晶パネルのコモン電極側の電圧を中心にして、正と負の
点灯レベルの駆動電圧、及び非点灯レベルの駆動電圧を
形成しておき、それを表示データに従って選択的に信号
線電極に供給して、選択された走査線の画素電橋に書き
込むようにするものである。この場合、液晶表示装置は
等傷内には大きな容量値を持つ負荷とみなすことができ
るから、上記のような発振対策が必要になるものである
。なお、液晶表示装置としては、上記のようなアクティ
ブマトリックス構成のもの他、走査線と信号との交差部
分に画素を構成するという単純マトリックス構成のもの
であってもよい。
第３図には、この発明に係るＭＯＳ増幅回路の他の更に
一実施例の回路図が示されている。
一実施例の回路図が示されている。
この実施例においては、上記キャパシタＣ１が省略され
る。このようにキャパシタＣ１を省略した場合において
も、抵抗Ｒ１，Ｒ２により周波数１２以上の高域周波数
成分が減衰させられるから利得制限作用によって、第５
図の特性Ｌ３のように寄生容量ＣＯＤによって入力信号
がスルーする周波数１２以上の周波数帯域では利得を減
衰させることができる。これにより、入力信号がスルー
してしまうことよる発振現象を防止することができる。
る。このようにキャパシタＣ１を省略した場合において
も、抵抗Ｒ１，Ｒ２により周波数１２以上の高域周波数
成分が減衰させられるから利得制限作用によって、第５
図の特性Ｌ３のように寄生容量ＣＯＤによって入力信号
がスルーする周波数１２以上の周波数帯域では利得を減
衰させることができる。これにより、入力信号がスルー
してしまうことよる発振現象を防止することができる。
なお、同図では、大きな容量値の負荷容量ＣＬにより、
周波数ｒｐで利得のピークが往じるように措かれている
が、このピークは負荷容量が小さくなると低減するので
、上記抵抗Ｒ１，Ｒ２のみによる発振防止を行うＭＯＳ
増幅回路は、比較的軽い負荷容量を用いるような回路に
有効なものとなる。上記抵抗Ｒ１，Ｒ２による信号減衰
動作は、差動回路の負荷を構成するＮチャンネルＭＯＳ
ＦＥＴＱ３．Ｑ４のドレイン寄生容量（図示ぜず）も作
用してロウパスフィルタを構成し、高域成分を減衰させ
るようになるものである。
周波数ｒｐで利得のピークが往じるように措かれている
が、このピークは負荷容量が小さくなると低減するので
、上記抵抗Ｒ１，Ｒ２のみによる発振防止を行うＭＯＳ
増幅回路は、比較的軽い負荷容量を用いるような回路に
有効なものとなる。上記抵抗Ｒ１，Ｒ２による信号減衰
動作は、差動回路の負荷を構成するＮチャンネルＭＯＳ
ＦＥＴＱ３．Ｑ４のドレイン寄生容量（図示ぜず）も作
用してロウパスフィルタを構成し、高域成分を減衰させ
るようになるものである。
上記の実施例から得られる作用効果は、下記の遺りであ
る。すなわち、 （１） 出力回路に大きな容量性負荷が接続されるＭ
Ｏ８増幅回路において、差動増幅ＭＯＳＦＥＴのドレイ
ンのドレイン間にキャパシタを設け、及び／又は上記差
動増４Ｍ０５ＦＥＴのドレインにそれぞれ抵抗手段を設
けてこの抵抗手段を介して負荷回路を接続するようにす
ることより、キャパシタや抵抗手段より、差動増幅回路
の増幅出力信号そのものを低下させること、及び／又は
入力寄生容量を通してスルーした高域成分を減衰できる
から遮断周波数以上の高帯域での発振の危険性を回避す
ることができるという効果が得られる。
る。すなわち、 （１） 出力回路に大きな容量性負荷が接続されるＭ
Ｏ８増幅回路において、差動増幅ＭＯＳＦＥＴのドレイ
ンのドレイン間にキャパシタを設け、及び／又は上記差
動増４Ｍ０５ＦＥＴのドレインにそれぞれ抵抗手段を設
けてこの抵抗手段を介して負荷回路を接続するようにす
ることより、キャパシタや抵抗手段より、差動増幅回路
の増幅出力信号そのものを低下させること、及び／又は
入力寄生容量を通してスルーした高域成分を減衰できる
から遮断周波数以上の高帯域での発振の危険性を回避す
ることができるという効果が得られる。
（２）差動増幅ＭＯＳＦＥＴのドレインにそれぞれ抵抗
手段を介して負荷回路を設けることによって、差動ＭＯ
ＳＦＥＴのゲートとドレイン間の寄生容量を介してスル
ーする高域入力信号成分を減衰させることができるから
、高域周波数での発振を防止することができるという効
果が得られる。
手段を介して負荷回路を設けることによって、差動ＭＯ
ＳＦＥＴのゲートとドレイン間の寄生容量を介してスル
ーする高域入力信号成分を減衰させることができるから
、高域周波数での発振を防止することができるという効
果が得られる。
以上本発明者により成された発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、出力回路として
は、上記のようなプツシニブル形態の出力ＭＯＳＦＥＴ
Ｑ６．Ｑ７を用いるもの他、これらを省略してＭＯＳＦ
ＥＴＱ５と定電流負荷ＭＯＳＦＥＴＱＩ Ｏとから構成
するものであってもよい、あるいは、０ＭＯ８構成のプ
フシェプル出力回路を用いるものであってもよい、この
ように出力回路の構成は、櫂々の実施形態を持つことが
できる。また、差動増幅回路の負荷回路は、電流ミラー
形態にされりアクティブ負荷回路を用いるもの他、負荷
ＭＯＳＦＥＴ等の抵抗手段から構成してもよい、また、
第１図ないし第３図の実施例において、ＭＯＳ Ｆ Ｅ
Ｔの導電型を逆にするものであってもよい、すなわち、
差動ＭＯＳＦＥＴと、共通ソースに設けられる定電流Ｍ
ＯＳ Ｆ Ｅ Ｔ ｆ Ｎチ中ンネルＭＯＳＦＥＴと
し、負荷ＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴによ
り構成するものであってもよい。
的に説明したが、本願発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、出力回路として
は、上記のようなプツシニブル形態の出力ＭＯＳＦＥＴ
Ｑ６．Ｑ７を用いるもの他、これらを省略してＭＯＳＦ
ＥＴＱ５と定電流負荷ＭＯＳＦＥＴＱＩ Ｏとから構成
するものであってもよい、あるいは、０ＭＯ８構成のプ
フシェプル出力回路を用いるものであってもよい、この
ように出力回路の構成は、櫂々の実施形態を持つことが
できる。また、差動増幅回路の負荷回路は、電流ミラー
形態にされりアクティブ負荷回路を用いるもの他、負荷
ＭＯＳＦＥＴ等の抵抗手段から構成してもよい、また、
第１図ないし第３図の実施例において、ＭＯＳ Ｆ Ｅ
Ｔの導電型を逆にするものであってもよい、すなわち、
差動ＭＯＳＦＥＴと、共通ソースに設けられる定電流Ｍ
ＯＳ Ｆ Ｅ Ｔ ｆ Ｎチ中ンネルＭＯＳＦＥＴと
し、負荷ＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴによ
り構成するものであってもよい。
この発明に係るＭＯ５増幅回路は、前記のような液晶駆
動電圧発生回路の他、比較的大きな容量性の負荷を駆動
するもの、あるいは高域までの増幅動作を必要とするも
の等に広く利用することができる。
動電圧発生回路の他、比較的大きな容量性の負荷を駆動
するもの、あるいは高域までの増幅動作を必要とするも
の等に広く利用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる簡単に説明すれば、下記の通りである。すな
わち、出力回路に大きな容量性負荷が接続されるＭＯＳ
増幅回路において、差動増幅ＭＯＳＦＥＴのドレインの
ドレイン間にキャパシタを設け、及び／又は上記差動増
幅ＭＯＳＦＥＴのドレインにそれぞれ抵抗手段を設けて
この抵抗手段を介して負荷回路を接続するようにするこ
とより、キャパシタや抵抗手段より、差動増幅回路の増
幅出力信号そのものを低下させること、及び／又は入力
寄生容量を通してスルーした高域成分を減衰できるから
遮断周波数以上の高帯域での発振の危険性を回避するこ
とができる。また、差動増幅ＭＯＳＦＥＴのドレインに
それぞれ抵抗手段を介して負荷回路を設けることによっ
て、差動ＭＯＳＦＥＴのゲートとドレイン間の寄生容量
を介してスルーする高域入力信号成分を減衰させること
ができるから、高域周波数での発振を防止することがで
きる。
て得られる簡単に説明すれば、下記の通りである。すな
わち、出力回路に大きな容量性負荷が接続されるＭＯＳ
増幅回路において、差動増幅ＭＯＳＦＥＴのドレインの
ドレイン間にキャパシタを設け、及び／又は上記差動増
幅ＭＯＳＦＥＴのドレインにそれぞれ抵抗手段を設けて
この抵抗手段を介して負荷回路を接続するようにするこ
とより、キャパシタや抵抗手段より、差動増幅回路の増
幅出力信号そのものを低下させること、及び／又は入力
寄生容量を通してスルーした高域成分を減衰できるから
遮断周波数以上の高帯域での発振の危険性を回避するこ
とができる。また、差動増幅ＭＯＳＦＥＴのドレインに
それぞれ抵抗手段を介して負荷回路を設けることによっ
て、差動ＭＯＳＦＥＴのゲートとドレイン間の寄生容量
を介してスルーする高域入力信号成分を減衰させること
ができるから、高域周波数での発振を防止することがで
きる。
第１図は、この発明に係るＰｗｌ ０ Ｓ増幅回路の一
実施例を示す回路図、 第２図は、この発明に係るＭＯＳ増幅回路の他の一実施
例を示す回路図、 第３図は、この発明に係るＭＯＳ増幅回路の更に他の一
実施例を示す回路図、 第４１ｊ！ｊは、従来の位相補償回路を用いたＭＯＳ増
幅回路の一例を示す回路図、 第５図は、この発明のＭＯＳ増幅回路の動作を説明する
ための利得−周波数特性図である。 Ｑ１〜Ｑ７・・ＭＯＳＦＥＴ、Ｒ１，Ｒ２・・抵抗、Ｃ
工・・キャパシタ、Ｃ２，ＣＦ・・位相補償用キャパシ
タ、ＣＬ・・負荷容量。
実施例を示す回路図、 第２図は、この発明に係るＭＯＳ増幅回路の他の一実施
例を示す回路図、 第３図は、この発明に係るＭＯＳ増幅回路の更に他の一
実施例を示す回路図、 第４１ｊ！ｊは、従来の位相補償回路を用いたＭＯＳ増
幅回路の一例を示す回路図、 第５図は、この発明のＭＯＳ増幅回路の動作を説明する
ための利得−周波数特性図である。 Ｑ１〜Ｑ７・・ＭＯＳＦＥＴ、Ｒ１，Ｒ２・・抵抗、Ｃ
工・・キャパシタ、Ｃ２，ＣＦ・・位相補償用キャパシ
タ、ＣＬ・・負荷容量。
Claims (1)
- 【特許請求の範囲】 １、差動増幅ＭＯＳＦＥＴと、これら差動増幅ＭＯＳＦ
ＥＴのドレインにそれぞれ設けられた抵抗手段と、この
抵抗手段を介して設けられた負荷回路とを含むことを特
徴とするＭＯＳ増幅回路。 ２、差動増幅ＭＯＳＦＥＴと、これら差動増幅ＭＯＳＦ
ＥＴのドレイン間に設けられたキャパシタと、上記差動
増幅ＭＯＳＦＥＴのドレインに設けられた負荷回路と、
上記負荷回路から得られる出力信号を受けて比較的大き
な容量性負荷を駆動する出力回路とを含むことを特徴と
するＭＯＳ増幅回路。 ３、差動増幅ＭＯＳＦＥＴと、これら差動増幅ＭＯＳＦ
ＥＴのドレインのドレイン間に設けられたキャパシタと
、上記差動増幅ＭＯＳＦＥＴのドレインにそれぞれ設け
られた抵抗手段と、この抵抗手段を介して設けられた負
荷回路と、上記負荷回路から得られる出力信号を受けて
比較的大きな容量性負荷を駆動する出力回路とを含むこ
とを特徴とするＭＯＳ増幅回路。 ４、上記負荷回路は、電流ミラー形態に接続されたＭＯ
ＳＦＥＴかららなるものであることを特徴とする特許請
求の範囲第１、第２又は第３項記載のＭＯＳ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250267A JPH04130807A (ja) | 1990-09-21 | 1990-09-21 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250267A JPH04130807A (ja) | 1990-09-21 | 1990-09-21 | Ｍｏｓ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130807A true JPH04130807A (ja) | 1992-05-01 |
Family
ID=17205354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250267A Pending JPH04130807A (ja) | 1990-09-21 | 1990-09-21 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130807A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
| US6480178B1 (en) | 1997-08-05 | 2002-11-12 | Kabushiki Kaisha Toshiba | Amplifier circuit and liquid-crystal display unit using the same |
| JP2008092106A (ja) * | 2006-09-29 | 2008-04-17 | Nec Electronics Corp | 差動増幅回路 |
| JP2011135198A (ja) * | 2009-12-22 | 2011-07-07 | Kyodo Denshi Engineering Co Ltd | 電流電圧変換合成出力装置 |
-
1990
- 1990-09-21 JP JP2250267A patent/JPH04130807A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480178B1 (en) | 1997-08-05 | 2002-11-12 | Kabushiki Kaisha Toshiba | Amplifier circuit and liquid-crystal display unit using the same |
| US6664941B2 (en) | 1997-08-05 | 2003-12-16 | Kabushiki Kaisha Toshiba | Amplifier circuit and liquid-crystal display unit using the same |
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
| JP2008092106A (ja) * | 2006-09-29 | 2008-04-17 | Nec Electronics Corp | 差動増幅回路 |
| JP2011135198A (ja) * | 2009-12-22 | 2011-07-07 | Kyodo Denshi Engineering Co Ltd | 電流電圧変換合成出力装置 |
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