JPH04130312A - Tft panel - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＦＴアクティブマトリックス型液晶表示素子
に用いられるＴＦＴパネルに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a TFT panel used in a TFT active matrix type liquid crystal display element.
ＴＦＴアクティブマトリックス型液晶表示素子に用いら
れるＴＦＴパネルは、ガラス等からなる透明基板上に、
走査配線およびこの走査配線と直交するデータ配線と、
前記走査配線にゲート電極がつながり前記データ配線に
ドレイン電極がつながった薄膜トランジスタ（Ｔ Ｐ
Ｔ）と、この薄膜トランジスタのソース電極に接続され
た画素電極とを形成した構成となっている。TFT panels used in TFT active matrix liquid crystal display elements are made of glass or the like on a transparent substrate.
a scanning wiring and a data wiring perpendicular to the scanning wiring;
A thin film transistor (T P
T) and a pixel electrode connected to the source electrode of this thin film transistor.
第１５図および第１６図は従来のＴＦＴパネルを示して
いる。なお、このＴＦＴパネルは、薄膜トランジスタを
逆スタガー型としたものである。FIGS. 15 and 16 show conventional TFT panels. Note that this TFT panel has thin film transistors of an inverted stagger type.
このＴＦＴパネルは、ガラス等からなる透明基板１上に
、多数本の走査配線２と、この走査配線２と直交する多
数本のデータ配線３と、ＩＴＯ等の透明導電膜からなる
多数の画素電極４と、各画素電極４を選択する多数の薄
膜トランジスタ５とを形成したもので、上記薄膜トラン
ジスタ５は１つの画素電極４に対してそれぞれ２個ずつ
設けられており、この両薄膜トランジスタ５，５は、走
査配線２に沿わせて配置されている。This TFT panel has a transparent substrate 1 made of glass or the like, a large number of scanning lines 2, a large number of data lines 3 perpendicular to the scanning lines 2, and a large number of pixel electrodes made of a transparent conductive film such as ITO. 4 and a large number of thin film transistors 5 for selecting each pixel electrode 4, two thin film transistors 5 are provided for each pixel electrode 4, and both thin film transistors 5, 5 are formed. It is arranged along the scanning wiring 2.
上記両薄膜トランジスタ５，５はそれぞれ、前記走査配
線２にその外側に張出させて形成されたゲート電極６と
、このゲート電極６の上に形成されたゲート絶縁膜７と
、このゲート絶縁膜７の上に前記ゲート電極６と対向さ
せて形成された半導体層８と、この半導体層８の両側部
の上に形成されたソース電極９およびドレイン電極１ｏ
とからなっており、両薄膜トランジスタ５５のソース電
極９には前記画素電極４が接続されている。また、両薄
膜トランジスタ５，５のドレイン電極１０は共通電極と
されており、このドレイン電極１０は前記データ配線３
につながっている。なお、１１は半導体層８のチャンネ
ル領域の上に形成されたブロッキング絶縁膜である。Both of the thin film transistors 5, 5 each include a gate electrode 6 formed on the scanning line 2 extending outward from the scanning line 2, a gate insulating film 7 formed on the gate electrode 6, and a gate insulating film 7 formed on the gate electrode 6. A semiconductor layer 8 is formed on the top to face the gate electrode 6, and a source electrode 9 and a drain electrode 1o are formed on both sides of the semiconductor layer 8.
The pixel electrode 4 is connected to the source electrode 9 of both thin film transistors 55. Further, the drain electrodes 10 of both thin film transistors 5, 5 are made a common electrode, and this drain electrode 10 is connected to the data wiring 3.
connected to. Note that 11 is a blocking insulating film formed on the channel region of the semiconductor layer 8.
また、上記ゲート絶縁膜７は、透明な５ｊＮ（窒化’ｚ
’Ｊコン）で形成されており、このゲート絶縁膜膜７は
、基板１上のほぼ全面に形成されている。そして、走査
配線２はその端子部を除いてゲート絶縁膜膜７で覆われ
ており、データ配線３と画素電極４は上記ゲート絶縁膜
Ｍ７の上に形成されている。Further, the gate insulating film 7 is made of transparent 5jN (nitride'z
The gate insulating film 7 is formed on almost the entire surface of the substrate 1. The scanning line 2 is covered with a gate insulating film 7 except for its terminal portion, and the data line 3 and the pixel electrode 4 are formed on the gate insulating film M7.
なお、前記走査配線２およびゲート電極６は、Ｃｒ
（クロム）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等
の硬質金属で形成されている。また、両薄膜トランジス
タ５．５の半導体層８は、ａ−５ｔ（アモルファスシリ
コン）で形成されており、ソース電極９はｎ”−ａ−５
ｉ（ｎ型不純物をドープしたアモルファスシリコン）で
形成されている。またドレイン電極１０は、ソース電極
９と同じｎ”−ａ−８ｉからなる下層電極１０ａと、こ
の下層電極（ｎ”−ａ−Ｓ３層）１０ａとのオーミック
コンタクト性がよいＣｒ等の金属からなる上層電極１０
ｂとの二層電極とされており、このドレイン電極１０が
つながるデータ配線３は、ドレイン電極１０の上層電極
１０ｂと同じ金属（Ｃｒ等）で形成されている。Note that the scanning wiring 2 and the gate electrode 6 are made of Cr.
It is made of hard metal such as (chromium), Ta (tantalum), Mo (molybdenum), etc. Further, the semiconductor layer 8 of both thin film transistors 5.5 is made of a-5t (amorphous silicon), and the source electrode 9 is made of n''-a-5
i (amorphous silicon doped with n-type impurities). In addition, the drain electrode 10 is made of a lower layer electrode 10a made of the same n''-a-8i as the source electrode 9, and a metal such as Cr that has good ohmic contact with this lower layer electrode (n''-a-S3 layer) 10a. Upper layer electrode 10
The data wiring 3 to which this drain electrode 10 is connected is made of the same metal (such as Cr) as the upper layer electrode 10b of the drain electrode 10.
そして、ＴＦＴアクティブマトリックス液晶表示素子は
、上記ＴＦＴパネルと、対向電極を形成した透明基板と
を枠状のシール材を介して接着し、その間に液晶を封入
して組立てられている。The TFT active matrix liquid crystal display element is assembled by bonding the TFT panel and a transparent substrate on which a counter electrode is formed via a frame-shaped sealing material, and sealing liquid crystal therebetween.
ところで、上記ＴＦＴパネルにおいては、走査配線２と
データ配線３とがその交差対向部において短絡すると、
短絡した走査配線２およびデータ配線３につながってい
る全ての薄膜トランジスタ５が動作不能となり、この各
薄膜トランジスタ５により選択される画素電極４に電圧
を印加できなくなって、液晶表示素子に表示欠陥が発生
する。By the way, in the above TFT panel, if the scanning line 2 and the data line 3 are short-circuited at their crossing opposing parts,
All the thin film transistors 5 connected to the short-circuited scanning line 2 and data line 3 become inoperable, and voltage cannot be applied to the pixel electrode 4 selected by each thin film transistor 5, resulting in a display defect in the liquid crystal display element. .
このため、上記ＴＦＴパネルでは、第１５図に示したよ
うに、ゲート絶縁膜７の上に、走査配線２とデータ配線
３との交差対向部にそれぞれ位置させて補助絶縁膜１２
を形成し、走査配線２とデータ配線３との間を、ゲート
絶縁膜７と上記補助絶縁膜１２とによって確実に絶縁し
ている。なお、上記補助絶縁膜１２は、薄膜トランジス
タ５のブロッキング絶縁膜１１と同じ絶縁膜、例えばＳ
ｉＮ膜で形成されている。For this reason, in the above TFT panel, as shown in FIG.
The gate insulating film 7 and the auxiliary insulating film 12 reliably insulate the scanning line 2 and data line 3 from each other. Note that the auxiliary insulating film 12 is the same insulating film as the blocking insulating film 11 of the thin film transistor 5, for example, S
It is formed of an iN film.
しかしながら、上記従来のＴＦＴパネルは、薄膜トラン
ジスタ５部分において走査配線２とデータ配線３とか短
絡してしまうという問題をもっている。However, the conventional TFT panel described above has a problem in that the scanning line 2 and the data line 3 are short-circuited in the thin film transistor 5 portion.
これは、主に静電気の影響によるもので、ＴＦＴパネル
の取扱い中に、データ配線３または走査配線２の端子部
に静電気を帯びた帯電物（人の指等）が触れると、薄膜
トランジスタ５のゲート電極６とドレイン電極１ｏとの
間に大きな電位差か生じ、この部分のゲート絶縁膜７に
絶縁破壊が発生して、ゲート電極６とドレイン電極１０
とが短絡してしまう。なお、この静電破壊によるゲート
電極６とドレイン電極１０との短絡は、はとんどの場合
、２個の薄膜トランジスタ５，５のうち、データ配線３
に近い側のトランジスタに発生している。そして、この
ように薄膜トランジスタ５に短絡が発生すると、この薄
膜トランジスタ５部分において走査配線２とデータ配線
３とが短絡してしまう。This is mainly due to the effect of static electricity, and if a charged object (such as a human finger) with static electricity touches the terminal part of the data wiring 3 or scanning wiring 2 while handling the TFT panel, the gate of the thin film transistor 5 A large potential difference occurs between the electrode 6 and the drain electrode 1o, and dielectric breakdown occurs in the gate insulating film 7 at this portion, causing the gate electrode 6 and the drain electrode 10 to
There will be a short circuit. Note that this short circuit between the gate electrode 6 and the drain electrode 10 due to electrostatic discharge is most likely caused by the data wiring 3 of the two thin film transistors 5, 5.
This occurs in the transistor closer to the . If a short circuit occurs in the thin film transistor 5 in this way, the scanning line 2 and the data line 3 will be short-circuited at this thin film transistor 5 portion.
このため、従来のＴＦＴパネルでは、２個の薄膜トラン
ジスタ５，５のうち、短絡を生じた薄膜トランジスタ５
のゲート電極６を第１５図に二点鎖線で示した切断線ａ
に沿って切断して、この薄膜トランジスタ５を走査配線
２から切離し、走査配線２とデータ配線３との短絡を解
消している。For this reason, in the conventional TFT panel, of the two thin film transistors 5, 5, the short-circuited thin film transistor 5
The gate electrode 6 is cut along the cutting line a shown by the two-dot chain line in FIG.
The thin film transistor 5 is separated from the scanning line 2 by cutting along the line 2, and the short circuit between the scanning line 2 and the data line 3 is eliminated.
なお、上記薄膜トランジスタ５の短絡は、液晶表示素子
を組立てた後の表示試験において表示欠陥が生じた画素
列の各薄膜トランジスタを顕微鏡により１つ１つ目視検
査することによってチエツクされており、またゲート電
極６の切断はレーザによって行なわれている。Note that short circuits in the thin film transistor 5 are checked by visually inspecting each thin film transistor in a pixel column in which a display defect occurred in a display test after assembling the liquid crystal display element one by one using a microscope. The cutting at 6 is performed by a laser.
しかし、このように薄膜トランジスタ５に短絡が生じる
ことは、この薄膜トランジスタが無駄になってしまうし
、また短絡を生じた薄膜トランジスタ５のゲート電極６
を切断するのも面倒である。However, when a short circuit occurs in the thin film transistor 5, this thin film transistor is wasted, and the gate electrode 6 of the thin film transistor 5 that has caused the short circuit is
It is also troublesome to cut it.
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、静電気から薄膜トラ
ンジスタを保護して、薄膜トランジスタのゲート電極と
ドレイン電極との間の短絡を確実に防ぐことができるＴ
ＦＴパネルを提供することにある。The present invention was made in view of the above-mentioned circumstances, and its purpose is to protect a thin film transistor from static electricity and reliably prevent a short circuit between the gate electrode and drain electrode of the thin film transistor. T that can be done
Our goal is to provide FT panels.
本発明は、基板上に、走査配線およびこの走査配線と直
交するデータ配線と、前記走査配線にゲート電極がつな
がり前記データ配線にドレイン電極がつながった薄膜ト
ランジスタと、この薄膜トランジスタのソース電極に接
続された画素電極とを形成したＴＦＴパネルにおいて、
前記薄膜トランジスタのドレイン電極を前記データ配線
の外側に張出させて形成し、前記薄膜トランジスタのゲ
ート電極を前記ドレイン電極の一部に対向させて形成す
るとともに、このゲート電極と前記データ配線との間の
領域の一部に、前記走査配線または前記ドレイン電極の
外側に張出形成され前記薄膜トランジスタのゲート絶縁
膜を介して前記ドレイン電極または前記走査配線と対向
するトランジスタ保護用ガード電極を設け、かつ前記ガ
ード電極を低融点金属で形成したことを特徴とするもの
である。The present invention provides, on a substrate, a scanning wiring, a data wiring perpendicular to the scanning wiring, a thin film transistor having a gate electrode connected to the scanning wiring and a drain electrode connected to the data wiring, and a thin film transistor connected to the source electrode of the thin film transistor. In a TFT panel formed with a pixel electrode,
A drain electrode of the thin film transistor is formed to extend outside the data wiring, a gate electrode of the thin film transistor is formed to face a part of the drain electrode, and a gap between the gate electrode and the data wiring is formed. A guard electrode for protecting a transistor is provided in a part of the region so as to protrude outside the scanning wiring or the drain electrode and is opposed to the drain electrode or the scanning wiring with a gate insulating film of the thin film transistor interposed therebetween; It is characterized in that the electrodes are made of a low melting point metal.
なお、上記ガード電極は、走査配線とドレイン電極との
うち、ゲート絶縁膜の下の配線または電極に形成しても
、ゲート絶縁膜の上の電極または配線に形成してもよい
が、上記ガード電極をゲート絶縁膜の下の配線または電
極に形成する場合は、ガード電極とこのガード電極を形
成した走査配線またはドレイン電極を、Ａｇ （アルミ
ニウム）にＴｉ （チタン）を含有させたＴｉ含有Ａ
ｌて形成するのが望ましい。Note that the guard electrode may be formed on the wiring or electrode below the gate insulating film, or on the electrode or wiring above the gate insulating film, among the scanning wiring and the drain electrode. When forming an electrode on a wiring or an electrode under a gate insulating film, the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed are formed using Ti-containing A, which is made by adding Ti (titanium) to Ag (aluminum).
It is preferable to form the same.
本発明によれば、薄膜トランジスタのゲート電極とデー
タ配線との間の領域の一部に、走査配線またはドレイン
電極の外側に張出形成され前記薄膜トランジスタのゲー
ト絶縁膜を介して前記ドレイン電極または前記走査配線
と対向するガード電極を設けているため、静電気による
ゲート絶縁膜の絶縁破壊は、薄膜トランジスタ部分より
もデータ配線に近いガード電極部分に発生する。そして
、このガード電極部分においてゲート絶縁膜が絶縁破壊
すると、この部分で走査配線とドレイン電極とが短絡し
て、この短絡箇所を静電気が流れるため、薄膜トランジ
スタ部分にはゲート絶縁膜に絶縁破壊を起させるような
静電気は作用しない。したがって、静電気から薄膜トラ
ンジスタを保護して、薄膜トランジスタのゲート電極と
ドレイン電極との間の短絡を確実に防ぐことができる。According to the present invention, the scanning wiring or the drain electrode is formed in a part of the region between the gate electrode and the data wiring of the thin film transistor so as to protrude outside the scanning wiring or the drain electrode, and the drain electrode or the scanning Since the guard electrode is provided facing the wiring, dielectric breakdown of the gate insulating film due to static electricity occurs in the guard electrode portion closer to the data wiring than in the thin film transistor portion. When the gate insulating film breaks down at this guard electrode part, the scanning line and the drain electrode are short-circuited at this part, and static electricity flows through this short-circuited part, causing dielectric breakdown in the gate insulating film at the thin-film transistor part. There is no static electricity that would cause this. Therefore, the thin film transistor can be protected from static electricity, and a short circuit between the gate electrode and the drain electrode of the thin film transistor can be reliably prevented.
また、上記のようにガード電極部分でゲート絶縁膜が絶
縁破壊して走査配線とドレイン電極とが短絡すると、ド
レイン電極がつながっているデータ配線と走査配線とか
短絡するが、このデータ配線と走査配線との短絡は、ガ
ード電極を、通電による溶融切断またはレーサ切断によ
って切断することで解消することができる。そして本発
明では、ガード電極を低融点金属で形成しているため、
このガード電極の切断は容易である。In addition, if the gate insulating film breaks down at the guard electrode part as described above and the scanning wiring and the drain electrode are short-circuited, the data wiring and the scanning wiring to which the drain electrode is connected will be short-circuited, but this data wiring and the scanning wiring The short circuit with the guard electrode can be eliminated by cutting the guard electrode by melting or laser cutting by energization. In the present invention, since the guard electrode is formed of a low melting point metal,
Cutting this guard electrode is easy.
また、上記ガード電極を、走査配線とドレイン電極との
うち、ゲート絶縁膜の下の配線または電極に形成する場
合、ガード電極とこのガード電極を形成した走査配線ま
たはドレイン電極を、低融点金属として一般に知られて
いるＡｌで形成すると、次のゲート絶縁膜の成膜時に、
上記ガード電極およびこのガード電極を形成した走査配
線またはドレイン電極の表面にヒロックと呼ばれる突起
が発生し、このヒロックの影響でゲート絶縁膜に欠陥が
発生してしまうが、上記ガード電極およびこのガード電
極を形成した走査配線またはドレイン電極を、八ΩにＴ
ｉを含有させたＴｉ含有ＡΩで形成すれば、次のゲート
絶縁膜の成膜時に、ガード電極およびこのガード電極を
形成した走査配線またはドレイン電極の表面にヒロック
が発生することはないから、上記ヒロックによるゲート
絶縁膜の欠陥発生をなくすことができる。In addition, when the guard electrode is formed on the wiring or electrode under the gate insulating film between the scanning wiring and the drain electrode, the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed are made of a low melting point metal. When formed with generally known Al, when forming the next gate insulating film,
Protrusions called hillocks occur on the surface of the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed, and defects occur in the gate insulating film due to the influence of these hillocks. The scanning wiring or drain electrode formed with
If it is formed of Ti-containing AΩ containing i, hillocks will not occur on the surface of the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed when the next gate insulating film is formed. It is possible to eliminate defects in the gate insulating film due to hillocks.
以下、本発明の一実施例を図面を第１図〜第１２図を参
照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings of FIGS. 1 to 12.
第１図はＴＦＴパネルの一部分の平面図、第２図および
第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡大断
面図である。なお、この実施例のＴＦＴパネルは、薄膜
トランジスタを逆スタガー型としたものである。FIG. 1 is a plan view of a portion of the TFT panel, and FIGS. 2 and 3 are enlarged sectional views taken along lines AA and BB in FIG. 1. Note that the TFT panel of this example has thin film transistors of an inverted stagger type.
このＴＦＴパネルは、ガラス等からなる透明基板２１上
に、多数本の走査配線２２と、この走査配線２２と直交
する多数本のデータ配線２３と、ＩＴＯ等の透明導電膜
からなる多数の画素電極２４と、各画素電極２４を選択
する多数の薄膜トランジスタ２５とを形成したもので、
上記薄膜トランジスタ２５は１つの画素電極２４に対し
てそれぞれ１個ずつ設けられている。This TFT panel has many scanning lines 22, many data lines 23 perpendicular to the scanning lines 22, and many pixel electrodes made of a transparent conductive film such as ITO on a transparent substrate 21 made of glass or the like. 24 and a large number of thin film transistors 25 for selecting each pixel electrode 24,
One thin film transistor 25 is provided for each pixel electrode 24.
上記薄膜トランジスタ２５はそれぞれ、前記走査配線２
２にその外側に張出させて形成されたゲート電極２６と
、このゲート電極２６の上に形成されたゲート絶縁膜２
７と、このゲート絶縁膜２７の上に前記ゲート電極２６
と対向させて形成された半導体層２８と、この半導体層
２８の両側部の上に形成されたソース電極２９およびド
レイン電極３０とからなっており、前記ソース電極２９
には前記画素電極２４が接続されている。また、ドレイ
ン電極３０は、データ配線２３の外側に、走査配線２２
と平行に張出させて形成されており、薄膜トランジスタ
２５は、そのゲート電極２６と半導体層２８とを前記ド
レイン電極３０の中央部に対向させて形成することによ
って、ドレイン電極３０の中央部に形成されている。な
お、３１は半導体層２８のチャンネル領域の上に形成さ
れたＳｉＮからなるブロッキング絶縁膜である。Each of the thin film transistors 25 is connected to the scanning wiring 2.
2, a gate electrode 26 extending outward from the gate electrode 26, and a gate insulating film 2 formed on the gate electrode 26.
7 and the gate electrode 26 on this gate insulating film 27.
The semiconductor layer 28 is formed to face the semiconductor layer 28, and the source electrode 29 and the drain electrode 30 are formed on both sides of the semiconductor layer 28.
The pixel electrode 24 is connected to the pixel electrode 24 . In addition, the drain electrode 30 is placed outside the data wiring 23 on the scanning wiring 22.
The thin film transistor 25 is formed in the center of the drain electrode 30 by forming its gate electrode 26 and semiconductor layer 28 facing the center of the drain electrode 30. has been done. Note that 31 is a blocking insulating film made of SiN formed on the channel region of the semiconductor layer 28.
また、薄膜トランジスタ２５の半導体＠２８はａ−３ｉ
で形成されており、ソース電極２９はｎ”−ａ−５ｉで
形成されている。さらに、ドレイン電極３０の薄膜トラ
ンジスタ２５部分（ゲート電極２６と対向する部分）は
、ソース電極２９と同じｎ”−ａ−５ｉからなる下層電
極３０ａと、この下層電極（ｎ”−ａ−Ｓｉ層）３０ａ
とのオーミックコンタクト性がよいＣｒ等の金属からな
る上層電極３０ｂとの二層電極とされており、このドレ
イン電極３０がつながるデータ配線２３は、ドレイン電
極３０の上層電極３０ｂと同じ金属（Ｃｒ等）で形成さ
れている。Moreover, the semiconductor @28 of the thin film transistor 25 is a-3i
The source electrode 29 is formed of n''-a-5i.Furthermore, the thin film transistor 25 portion of the drain electrode 30 (the portion facing the gate electrode 26) is formed of the same n''-a-5i as the source electrode 29. a-5i lower layer electrode 30a and this lower layer electrode (n''-a-Si layer) 30a
The data wiring 23 to which this drain electrode 30 is connected is made of the same metal as the upper layer electrode 30b of the drain electrode 30 (such as Cr). ) is formed.
また、上記ゲート絶縁膜２７は、透明なｉＮで形成され
ており、このゲート絶縁膜膜２７は、基板２１上のほぼ
全面に形成されている。そして、走査配線２２はその端
子部を除いてゲート絶縁膜膜２７で覆われており、デー
タ配線２３と画素電極２４は上記ゲート絶縁膜膜２７の
上に形成されている。また、上記ゲート絶縁膜２７の上
には、走査配線２２とデータ配線２３との交差対向部に
それぞれ位置させて補助絶縁膜３２が形成されており、
走査配線２２とデータ配線２３との間は、ゲート絶縁膜
２７と上記補助絶縁膜３２とによって絶縁されている。Further, the gate insulating film 27 is made of transparent iN, and the gate insulating film 27 is formed almost over the entire surface of the substrate 21. The scanning line 22 is covered with a gate insulating film 27 except for its terminal portion, and the data line 23 and the pixel electrode 24 are formed on the gate insulating film 27. Further, on the gate insulating film 27, auxiliary insulating films 32 are formed at the intersections of the scanning wiring 22 and the data wiring 23, respectively.
The scanning line 22 and the data line 23 are insulated by the gate insulating film 27 and the auxiliary insulating film 32.
なお、上記補助絶縁膜３２は、薄膜トランジスタ２５の
ブロッキング絶縁膜３１と同じ絶縁膜（Ｓｉ Ｎ）で形
成されている。Note that the auxiliary insulating film 32 is formed of the same insulating film (SiN) as the blocking insulating film 31 of the thin film transistor 25.
また、３３は、上記薄膜トランジスタ２５をはさんでそ
の両側に設けられた一対のトランジスタ保護用ガード電
極であり、この両ガード電極３３゜３３は、走査配線２
２の外側に張出形成されている。このガード電極３３．
３３は、ゲート電極２６の幅より十分小さい幅に形成さ
れており、その中間部の幅はさらに小さくなっている。Reference numeral 33 denotes a pair of transistor protection guard electrodes provided on both sides of the thin film transistor 25, and these guard electrodes 33°33
It is formed to protrude from the outside of 2. This guard electrode 33.
33 is formed to have a width sufficiently smaller than the width of the gate electrode 26, and the width of the intermediate portion thereof is even smaller.
そして、一方のガード電極３３は、データ配線２３から
走査配線２２と平行に張出形成されているドレイン電極
３０の基端側、つまり、ゲート電極２６とデータ配線２
３との間の領域の一部に対応させて形成され、他方のガ
ード電極３３は前記ドレイン電極３０の先端部に対応さ
せて形成されており、この両ガード電極３３．３３の先
端部は、それぞれ薄膜トランジスタ２５のゲート絶縁膜
２７を介して前記ドレイン電極３０の一側縁部に対向し
ている。また、上記ドレイン電極３０の前記ガード電極
３３．３３が対向する部分は、薄膜トランジスタ２５部
分と同様に、ｎ”−ａ−５ｉからなる下層電極３０ａと
Ｃｒ等の金属からなる上層電極３０ｂとの二層電極とさ
れており、さらにその下層電極３０ａとゲート絶縁膜２
７との間には、薄膜トランジスタ２５の半導体層２８と
同じ半導体層２８が形成されている。したがってガード
電極３３．３３は、ゲート絶縁膜２７と半導体層２８と
を介してドレイン電極３０に対向している。One guard electrode 33 is connected to the base end side of the drain electrode 30 extending from the data line 23 in parallel to the scanning line 22, that is, between the gate electrode 26 and the data line 22.
3, and the other guard electrode 33 is formed to correspond to the tip of the drain electrode 30, and the tips of both guard electrodes 33 and 33 are Each of them faces one side edge of the drain electrode 30 with the gate insulating film 27 of the thin film transistor 25 interposed therebetween. Further, the portion of the drain electrode 30 that the guard electrodes 33.33 are opposed to is located between the lower layer electrode 30a made of n''-a-5i and the upper layer electrode 30b made of metal such as Cr, similar to the thin film transistor 25 portion. The lower layer electrode 30a and the gate insulating film 2 are used as layer electrodes.
A semiconductor layer 28, which is the same as the semiconductor layer 28 of the thin film transistor 25, is formed between the thin film transistor 25 and the thin film transistor 25. Therefore, guard electrode 33.33 faces drain electrode 30 with gate insulating film 27 and semiconductor layer 28 in between.
また、上記ガード電極３３．３３およびこのガード電極
３３．３３を形成した走査配線２２とこの走査配線２２
に形成されたゲート電極２６は、ＡｐにＴｊを含有させ
たＴｉ含有Ａρからなる低融点金属で形成されている。Further, the guard electrode 33.33, the scanning wiring 22 on which the guard electrode 33.33 is formed, and the scanning wiring 22
The gate electrode 26 formed in is made of a low melting point metal made of Ti-containing Aρ in which Ap contains Tj.
このように上記ガド電極３３．３３および走査配線２２
とゲート電極２６をＴｊ含有Ａ、Ｑで形成しているのは
、これら配線および電極２２．２６．３３を形成した後
に成膜されるゲート絶縁膜２７に欠陥を発生させないた
めである。In this way, the gad electrodes 33, 33 and the scanning wiring 22
The reason why the gate electrodes 26 and 26 are formed of Tj-containing A and Q is to prevent defects from occurring in the gate insulating film 27 formed after forming these wirings and electrodes 22, 26, and 33.
すなわち、低融点金属としては、Ａｐが一般に知られて
いるか、この八Ω （純ＡΩ）は、導電性に優れかつ融
点も低い反面、このｌの膜を数百度で熱処理すると、そ
の膜面が荒れてヒロックと呼ばれる突起が発生するため
、前記配線および電極２２．２６．３３をｋ（ｌで形成
したのでは、次にゲート絶縁膜２７を成膜する際に、上
記配線および電極２２．２６．３３の表面にヒロックと
呼ばれる突起が発生して、このヒロックの影響でゲート
絶縁膜２７に欠陥が発生してしまう。しかし、この実施
例のように、上記配線および電極２２゜２６．３３をＴ
ｉ含有Ａｆ！で形成しておけば、ゲート絶縁膜２７の成
膜時に、上記配線および電極２２．２６．３３の表面に
ヒロックが発生することはなく、シたがって、上記ヒロ
ックによるゲート絶縁膜２７の欠陥発生をなくすことが
できる。In other words, Ap is generally known as a low melting point metal, and although this 8Ω (pure AΩ) has excellent conductivity and a low melting point, when a film of 1 is heat-treated at several hundred degrees, the film surface changes. If the wirings and electrodes 22, 26, 33 are formed using k (l), then when the gate insulating film 27 is formed, the wirings and electrodes 22, 26, 33 will become rough and protrusions called hillocks will occur. A protrusion called a hillock occurs on the surface of .33, and a defect occurs in the gate insulating film 27 due to the influence of this hillock.However, as in this embodiment, the wiring and electrode 22°26.33 T
i-containing Af! If the gate insulating film 27 is formed by forming the gate insulating film 27, hillocks will not occur on the surfaces of the wirings and electrodes 22, 26, and 33, and therefore defects in the gate insulating film 27 due to the hillocks will not occur. can be eliminated.
上記ＴＦＴパネルは、次のような製造方法で製造するこ
とができる。The above TFT panel can be manufactured by the following manufacturing method.
第４図〜第９図は上記ＴＦＴパネルの製造工程図であり
、各図において、（ａ）は第１図の八−Ａ線位置の断面
を示し、（ｂ）は第１図のＢ−Ｂ線位置の断面を示して
いる。4 to 9 are manufacturing process diagrams of the above TFT panel. In each figure, (a) shows a cross section taken along line 8-A in FIG. 1, and (b) shows a cross section taken along line B--A in FIG. A cross section taken along line B is shown.
［工程１コ
まず、第４図に示すように、基板２１上に、Ｔｉ含有Ａ
ｆｉからなる走査配線２２とゲート電極２６およびガー
ド電極３３を形成する。これら配線および電極２２．２
６ ３３は、基板２１上にＴｊ含有Ａｌｌ膜を蒸着装置
またはスパッタ装置により成膜し、このＴｉ含有ＡＩ膜
をフォトエツチング法によりバターニングして形成する
。なお、上記Ｔｉ含有ＡΩ膜の成膜温度は１００〜２０
０℃である。[Step 1] First, as shown in FIG.
A scanning wiring 22 made of fi, a gate electrode 26, and a guard electrode 33 are formed. These wiring and electrodes 22.2
633 is formed by forming a Tj-containing All film on the substrate 21 using a vapor deposition device or a sputtering device, and patterning this Ti-containing AI film by a photoetching method. Note that the deposition temperature of the Ti-containing AΩ film is 100 to 20
It is 0°C.
［工程２］
次に、第５図に示すように、基板２１上に、そのほぼ全
面にわたって、ＳｉＮからなるゲート絶縁膜２７と、ａ
−３ｔからなる半導体層２８とをプラズマＣＶＤ装置に
より連続して成膜し、さらに半導体層２８の上に、ブロ
ッキング絶縁膜３１と第１図に示した補助絶縁膜３２と
を同時に形成する。なお、このブロッキング絶縁膜３１
と補助絶縁膜３２は、ゲート絶縁膜２７および半導体層
２８の成膜に続いてＳｉＮ膜をプラズマＣＶＤ装置によ
り成膜し、このＳｉＮ膜をフォトエツチング法によりパ
ターニングして形成する。[Step 2] Next, as shown in FIG. 5, a gate insulating film 27 made of SiN and a
A semiconductor layer 28 made of -3t is successively formed using a plasma CVD apparatus, and a blocking insulating film 31 and an auxiliary insulating film 32 shown in FIG. 1 are simultaneously formed on the semiconductor layer 28. Note that this blocking insulating film 31
The auxiliary insulating film 32 is formed by forming an SiN film using a plasma CVD apparatus following the formation of the gate insulating film 27 and the semiconductor layer 28, and patterning this SiN film using a photoetching method.
この場合、上記走査配線２２とゲート電極２６およびガ
ード電極３３であるＴｉ含有Ａｌ膜のＴｉ含有量を、ゲ
ート絶縁膜２７と半導体層２８およびブロッキング絶縁
膜３１の成膜温度に応じて、ある含有量以上にしておけ
ば、上記ゲート絶縁膜２７と半導体層２８およびブロッ
キング絶縁膜３１の成膜時に、Ｔｉ含含有Ａｌ跡らなる
走査配線２２とゲート電極２６およびガード電極３３の
表面が荒れてヒロックを発生することはない。In this case, the Ti content of the Ti-containing Al film that is the scanning wiring 22, the gate electrode 26, and the guard electrode 33 is adjusted to a certain level depending on the film formation temperature of the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31. If the amount exceeds the amount, the surfaces of the scanning wiring 22, the gate electrode 26, and the guard electrode 33, which are made of Ti-containing Al traces, will become rough and cause hillocks when forming the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31. will not occur.
すなわち、第１２図は、Ｔｉ含有Ａｌｌ膜のＴｉ含有量
と、このＴｉ含有Ａｌ膜にヒロックが発生する熱処理温
度との関係を示しており、例えばＴｉ含有量が２．２ｗ
ｔ％のＴｉ含有Ａｌ膜は、２７０℃以下の熱処理ではヒ
ロックは発生せず、この温度を越える温度で熱処理した
ときにヒロックが発生する。また、Ｔｉ含有量が４．２
ｗｔ％のＴｉ含有Ａｌｌ膜は、３７０℃以下の熱処理で
はヒロックは発生せず、この温度を越える温度で熱処理
したときにヒロックか発生する。なお、第１２図におい
て、斜線を施した範囲は、ヒロック有りともヒロック無
しとも確定し難い不確定範囲を示している。このように
、Ｔｉ含有Ａｆｉ膜の熱処理後のヒロックの有無は、Ｔ
ｉ含有Ａ、Ｑ膜のＴｉ含有量と、その熱処理温度（ゲー
ト絶縁膜２７と半導体層２８およびブロッキング絶縁膜
３１の成膜温度）とによって決まる。That is, FIG. 12 shows the relationship between the Ti content of the Ti-containing Al film and the heat treatment temperature at which hillocks occur in the Ti-containing Al film. For example, when the Ti content is 2.2w,
In an Al film containing t% Ti, hillocks do not occur when heat treated at temperatures below 270° C., but hillocks occur when heat treated at temperatures exceeding this temperature. In addition, the Ti content is 4.2
In an All film containing wt% Ti, hillocks do not occur when heat-treated at temperatures below 370° C., but hillocks occur when heat-treated at temperatures exceeding this temperature. In FIG. 12, the shaded area indicates an uncertain range in which it is difficult to determine whether there is a hillock or not. In this way, the presence or absence of hillocks after heat treatment of the Ti-containing Afi film is determined by the T
It is determined by the Ti content of the i-containing A and Q films and the heat treatment temperature thereof (the deposition temperature of the gate insulating film 27, semiconductor layer 28, and blocking insulating film 31).
一方、ゲート絶縁膜２７と半導体層２８およびブロッキ
ング絶縁膜３１をプラズマＣＶＤ装置により成膜する際
の成膜温度について説明すると、半導体層２８は、約２
５０℃の成膜温度で、ＲＦ放電のパワー密度を４０〜５
０ ｍ Ｗ ／ ｃ ｍ ２１：制御して成膜する。こ
のような成膜温度で半導体層２８を成膜しているのは、
薄膜トランジスタの半導体層として用いられる水素化ａ
−８ｉ（ａ−８ｉ ：Ｈ）は、高温で成膜すると、そ
の水素量が減少して半導体特性が悪くなるためである。On the other hand, to explain the film forming temperature when forming the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31 using a plasma CVD apparatus, the semiconductor layer 28 has a temperature of about 2
At a film formation temperature of 50°C, the power density of RF discharge is 40~5
0 mW/cm 21: Controlled film formation. The reason why the semiconductor layer 28 is formed at such a film forming temperature is as follows.
Hydrogenated a used as semiconductor layer of thin film transistor
-8i (a-8i:H) is because when the film is formed at a high temperature, the amount of hydrogen decreases and the semiconductor characteristics deteriorate.
また、ゲート絶縁膜２７となるＳｉＮ膜は、２５０℃〜
３７０℃の範囲の成膜温度で成膜する。Further, the SiN film that becomes the gate insulating film 27 is heated at a temperature of 250° C.
The film is formed at a film forming temperature in the range of 370°C.
ただし、上記温度範囲のうち、低い成膜温度でＳｉＮ膜
を成膜する場合は、ＲＦ放電のパワー密度を低する。こ
れは、低い成膜温度でＳｉＮ膜を成膜する場合、ＲＦ放
電のパワー密度を高くすると、成膜初期にＳｉＮが分散
状態（平板面にスプレィで水を吹付けた状態）で堆積し
、その影響で、ＳｉＮ膜の成長の度合が不均一になって
、成膜されたＳｉＮ膜にピンホールやウィークスポット
等の欠陥が発生するためである。したがって、ＳｉＮ膜
を低温で成膜する場合は、ＲＦ放電のパワー密度を低く
することが必要であり、このようにＲＦ放電のパワー密
度を低くすれば、ＳｉＮ膜が成膜初期からゆっくり成長
するため、ピンホールやウィークスポット等の欠陥のな
い、絶縁破壊耐圧の十分なＳｉＮ膜を得ることができる
。また、高い成膜温度でＳｉＮ膜を成膜する場合は、Ｒ
Ｆ放電のパワー密度は高くてもよく、成膜温度が高けれ
ば、成膜されたＳｉＮ膜は、ピンホールやウィークスポ
ット等の欠陥がなく、かつ緻密な膜質となる。なお、例
えばＳｉＮ膜の成膜温度を約２５０℃〜２７０℃とする
場合は、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃ
ｍ２に制御すればよく、また成膜温度を約３５０℃〜３
７０℃とする場合は、ＲＦ放電のパワー密度を１２０〜
１３０ｍＷ／ｃｍ２に制御すればよい。However, when forming a SiN film at a low film forming temperature within the above temperature range, the power density of the RF discharge is lowered. This is because when forming a SiN film at a low film forming temperature and increasing the power density of RF discharge, SiN is deposited in a dispersed state (sprayed with water on the flat plate surface) in the early stage of film formation. This is because the degree of growth of the SiN film becomes uneven due to this influence, and defects such as pinholes and weak spots occur in the formed SiN film. Therefore, when forming a SiN film at a low temperature, it is necessary to lower the power density of RF discharge, and by lowering the power density of RF discharge in this way, the SiN film grows slowly from the initial stage of film formation. Therefore, a SiN film free from defects such as pinholes and weak spots and having sufficient dielectric breakdown voltage can be obtained. In addition, when forming a SiN film at a high film forming temperature, R
The power density of the F discharge may be high, and if the film forming temperature is high, the formed SiN film will be free of defects such as pinholes and weak spots and will have a dense film quality. For example, when the SiN film deposition temperature is approximately 250°C to 270°C, the power density of the RF discharge is 60 to 100 mW/c.
It is sufficient to control the film-forming temperature to about 350°C to 350°C.
If the temperature is 70℃, the power density of RF discharge should be 120~
It is sufficient to control the power to 130 mW/cm2.
また、ブロッキング絶縁膜３１は、ソース、ドレイン電
極２９．３０のバターニング時に半導体層２８の表面が
エツチングされてダメージを受けるのを防ぐためのもの
で、このブロッキング絶縁膜３１にはゲート絶縁膜２７
のような絶縁破壊耐圧は要求されないが、この実施例で
は、ブロッキング絶縁膜３１となるＳｉＮ膜も、ゲート
絶縁膜２７となるＳｉＮ膜と同じ成膜条件で成膜してい
る。The blocking insulating film 31 is used to prevent the surface of the semiconductor layer 28 from being etched and damaged during patterning of the source and drain electrodes 29 and 30.
Although such dielectric breakdown voltage is not required, in this embodiment, the SiN film that will become the blocking insulating film 31 is also formed under the same film forming conditions as the SiN film that will become the gate insulating film 27.
そして、Ｔｉ含有Ａｆｉ膜のＴｉ含有量と、このＴｉ含
有Ａｌ膜にヒロックが発生する熱処理温度とに第１２図
に示したような関係があるから、例えばゲート絶縁膜２
７およびブロッキング絶縁膜３１を２５０〜２７０℃の
成膜温度で成膜する場合は（半導体層２８の成膜温度は
約２５０℃）、走査配線２２とゲート電極２６およびガ
ード電極３３を、Ｔｉ含有量が２，２ｗｔ％以上のＴｉ
含有Ａｌｌで形成し、ゲート絶縁膜２７およびブロッキ
ング絶縁膜３１を２５０〜２７０℃の成膜温度で成膜す
る場合は、走査配線２２とゲート電極２６およびガード
電極３３を、Ｔｉ含有量が４．２ｗｔ％以上のＴｉ含有
ＡＩｌで形成すればよく、このようなＴｉ含有量のＴｉ
含有Ａｌｌで走査配線２２とゲート電極２６およびガー
ド電極３３を形成すれば、ゲート絶縁膜２７と半導体層
２８およびブロッキング絶縁膜３１の成膜時に、Ｔｉ含
有Ａｌｌからなる走査配線２２とゲート電極２６および
ガード電極３３の表面にヒロックが発生して、その上に
成膜されたゲート絶縁膜２７に欠陥を発生させることは
ない。Since there is a relationship as shown in FIG. 12 between the Ti content of the Ti-containing Afi film and the heat treatment temperature at which hillocks occur in this Ti-containing Al film, for example, the gate insulating film 2
7 and the blocking insulating film 31 are formed at a film formation temperature of 250 to 270°C (the film formation temperature of the semiconductor layer 28 is approximately 250°C), the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed using a Ti-containing film. Ti amount is 2.2wt% or more
When forming the gate insulating film 27 and blocking insulating film 31 at a film forming temperature of 250 to 270° C., the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed with a Ti content of 4.5°C. It may be formed from Al containing Ti of 2 wt% or more, and Ti with such a Ti content may be formed.
If the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed of Ti-containing All, the scanning wiring 22, the gate electrode 26, and the guard electrode 33 made of Ti-containing All will be formed when the gate insulating film 27, semiconductor layer 28, and blocking insulating film 31 are formed. Hillocks do not occur on the surface of the guard electrode 33 and cause defects in the gate insulating film 27 formed thereon.
［工程３コ
上記のようにしてゲート絶縁膜２７と半導体層２８およ
びブロッキング絶縁膜３１を形成した後は、第６図に示
すように、半導体層２８の上に、ソース電極２９と、ド
レイン電極３０の薄膜トランジスタ部分およびガード電
極対向部分の下層電極３０ａとを同時に形成する。この
ソース電極２９と下層電極３０ａは、プラズマＣＶＤ装
置によりｎ”−ａ−８ｉ層を成膜し、このｎ”−ａ−５
ｉ層をフォトエツチング法によりバターニングして形成
する。なお、上記ｎ”−ａ−８ｉ層は、半導体層２８で
あるａ−８ｉ層と同じ成膜条件（成膜温度；約２５０℃
、ＲＦ放電パワー密度：４０〜５０ｍＷ／ｃｍ２）で成
膜する。[Step 3] After forming the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31 as described above, as shown in FIG. The thin film transistor portion 30 and the lower electrode 30a of the guard electrode opposing portion are simultaneously formed. The source electrode 29 and the lower electrode 30a are formed by forming an n"-a-8i layer using a plasma CVD apparatus, and forming the n"-a-5i layer using a plasma CVD apparatus.
The i-layer is formed by patterning using a photoetching method. Note that the n''-a-8i layer was formed under the same film-forming conditions as the a-8i layer that is the semiconductor layer 28 (film-forming temperature: approximately 250°C).
, RF discharge power density: 40 to 50 mW/cm2).
［工程４］
次に、第７図に示すように、半導体層２８を、フォトエ
ツチング法により薄膜トランジスタ部分の外形およびガ
ード電極対向部の形状にバターニングする。[Step 4] Next, as shown in FIG. 7, the semiconductor layer 28 is patterned into the shape of the thin film transistor portion and the guard electrode opposing portion by photoetching.
［工程５］
次に、第８図に示すように、ゲート絶縁膜２７の上に、
画素電極２４を、その−側縁部を前記ソース電極２９の
上に重ねて形成する。この画素電極２４は、ＩＴＯ膜等
の透明導電膜を蒸着装置またはスパッタ装置により成膜
し、この透明導電膜をフォトエツチング法によりパター
ニングして形成する。なお、上記透明導電膜の成膜温度
は１００〜２００℃である。[Step 5] Next, as shown in FIG. 8, on the gate insulating film 27,
The pixel electrode 24 is formed with its negative edge portion overlapping the source electrode 29 . The pixel electrode 24 is formed by forming a transparent conductive film such as an ITO film using a vapor deposition device or a sputtering device, and patterning this transparent conductive film using a photoetching method. In addition, the film-forming temperature of the said transparent conductive film is 100-200 degreeC.
［工程６コ
次に、第９図に示すように、上記ゲート絶縁膜２７およ
び前記下層電極３０ａの上に、データ配線２３およびド
レイン電極３０の上層電極３０ｂを形成し、ＴＦＴパネ
ルを完成する。このデータ配線２３および上層電極３０
ｂは、Ｃｒ等の金属膜を蒸着装置またはスパッタ装置に
より成膜し、この金属膜をフォトエツチング法によりパ
ターニングして形成する。なお、上記金属膜の成膜温度
は１００〜２００℃である。[Step 6] Next, as shown in FIG. 9, the data wiring 23 and the upper layer electrode 30b of the drain electrode 30 are formed on the gate insulating film 27 and the lower layer electrode 30a to complete the TFT panel. This data wiring 23 and upper layer electrode 30
b is formed by forming a metal film such as Cr using a vapor deposition device or a sputtering device, and patterning this metal film using a photoetching method. In addition, the film-forming temperature of the said metal film is 100-200 degreeC.
すなわち、上記実施例のＴＦＴパネルは、薄膜トランジ
スタ２５のドレイン電極３０をデータ配線２３の外側に
張出させて形成し、薄膜トランジスタ２５のゲート電極
２６を前記ドレイン電極３０の中央部に対向させて形成
するとともに、このゲート電極３０とデータ配線２３と
の間の領域の一部および前記ドレイン電極３０の先端部
に対応する部分に、走査配線２２の外側に張出形成され
薄膜トランジスタ２５のゲート絶縁膜２７および半導体
層２８を介して前記ドレイン電極３０と対向するトラン
ジスタ保護用ガード電極３３゜３３を設け、かつ前記ガ
ード電極３３．３３を低融点金属であるＴｉ含有Ａｌで
形成したものである。That is, in the TFT panel of the above embodiment, the drain electrode 30 of the thin film transistor 25 is formed to extend outside the data wiring 23, and the gate electrode 26 of the thin film transistor 25 is formed to face the center of the drain electrode 30. At the same time, a gate insulating film 27 and a gate insulating film of the thin film transistor 25 are formed in a part of the region between the gate electrode 30 and the data line 23 and in a part corresponding to the tip of the drain electrode 30 to extend outside the scanning line 22. A transistor protection guard electrode 33.33 is provided opposite the drain electrode 30 with the semiconductor layer 28 interposed therebetween, and the guard electrode 33.33 is made of Ti-containing Al, which is a low melting point metal.
この実施例のＴＦＴパネルによれば、薄膜トランジスタ
２５のゲート電極２６とデータ配線２３との間の領域の
一部に、走査配線２２の外側に張出形成され薄膜トラン
ジスタ２５のゲート絶縁膜２７および半導体層２８を介
してドレイン電極３０と対向するガード電極３３を設け
ているため、静電気によるゲート絶縁膜２７の絶縁破壊
は、薄膜トランジスタ２５部分より先に、この薄膜トラ
ンジスタ２５よりもデータ配線２３に近いガード電極３
３部分に発生する。これは、例えばデータ配線２３に静
電気を帯びた帯電物が触れてデータ配線２３からドレイ
ン電極３０へと静電気が流れた場合、このドレイン電極
３０の電位は、データ配線２３に近い端部側はど先に高
電位となるためである。なお、走査配線２２の端子部に
帯電物が触れた場合も、走査配線２２を流れる静電気は
データ配線２３に近い箇所からデータ配線２３に流れよ
うとするから、この場合も、静電気によるゲート絶縁膜
２７の絶縁破壊は、薄膜トランジスタ２５部分よりもデ
ータ配線２３に近いガード電極３３部分に発生ずる。According to the TFT panel of this embodiment, the gate insulating film 27 of the thin film transistor 25 and the semiconductor layer are formed in a part of the region between the gate electrode 26 of the thin film transistor 25 and the data wiring 23 to extend outside the scanning wiring 22. Since the guard electrode 33 is provided facing the drain electrode 30 via the gate electrode 28, dielectric breakdown of the gate insulating film 27 due to static electricity occurs at the guard electrode 3 which is closer to the data line 23 than the thin film transistor 25 before the gate insulating film 27 breaks down due to static electricity.
Occurs in 3 parts. This means that, for example, when a charged object with static electricity comes into contact with the data wiring 23 and static electricity flows from the data wiring 23 to the drain electrode 30, the potential of the drain electrode 30 is This is because the potential becomes high first. Note that even if a charged object touches the terminal portion of the scanning wiring 22, the static electricity flowing through the scanning wiring 22 tends to flow from a location close to the data wiring 23 to the data wiring 23, so in this case as well, the gate insulating film due to static electricity is The dielectric breakdown 27 occurs in a portion of the guard electrode 33 that is closer to the data wiring 23 than a portion of the thin film transistor 25.
そして、このガード電極３３部分においてゲート絶縁膜
２７が絶縁破壊すると、この部分で走査配線２２とドレ
イン電極３０とが短絡し、この短絡箇所を通って静電気
がデータ配線２３から走査配線２２に、あるいは走査配
線２２からデータ配線２３に流れるため、薄膜トランジ
スタ２５部分にはゲート絶縁膜２７に絶縁破壊を起させ
るような静電気は作用しない。When the gate insulating film 27 breaks down at this guard electrode 33 portion, the scanning wiring 22 and the drain electrode 30 are short-circuited at this portion, and static electricity is transferred from the data wiring 23 to the scanning wiring 22 through this short-circuited portion. Since the static electricity flows from the scanning line 22 to the data line 23, static electricity that would cause dielectric breakdown in the gate insulating film 27 does not act on the thin film transistor 25 portion.
また、上記実施例では、前記ドレイン電極３０の先端部
に対応する部分にも、走査配線２２の外側に張出形成さ
れてゲート絶縁膜２７および半導体層２８を介【７てド
レイン電極３０と対向するガード電極３３を設けている
ため、データ配線２３に帯電物が近づけられて、データ
配線２３か誘導帯電した場合でも、薄膜トランジスタ２
５部分にはゲート絶縁膜２７に絶縁破壊を起させるよう
な静電気は作用しない。これは、データ配線２３の誘導
帯電によってドレイン電極３０ ｉ、：誘起する電荷は
、ドレイン電極３０の先端部に集中するためであり、し
たがって、静電気によるゲート絶縁膜２７の絶縁破壊は
、薄膜トランジスタ２５部分よりもドレイン電極３０の
先端部に近いガート電極３３部分に発生する。なお、走
査配線２２およびデータ配線２３に帯電物が触れること
はなく、静電気による影響が誘導帯電だけである場合は
、ドレイン電極３０の先端部に対応する部分のみに上記
ガード電極３３を設けておくだけでよく、誘導帯電はな
い場合は、データ配線２３側の部分のみに上記ガード電
極３３を設けておくたけてよい。In the above embodiment, a portion corresponding to the tip of the drain electrode 30 is also formed to protrude outside the scanning line 22 and is opposed to the drain electrode 30 via the gate insulating film 27 and the semiconductor layer 28. Since the guard electrode 33 is provided to protect the thin film transistor 2 even if a charged object comes close to the data wiring 23 and the data wiring 23 becomes inductively charged, the thin film transistor 2
Static electricity that would cause dielectric breakdown in the gate insulating film 27 does not act on the portion 5. This is because the charge induced in the drain electrode 30 i by the inductive charging of the data line 23 is concentrated at the tip of the drain electrode 30 . Therefore, dielectric breakdown of the gate insulating film 27 due to static electricity occurs in the thin film transistor 25 portion. This occurs in a portion of the guard electrode 33 that is closer to the tip of the drain electrode 30 than the tip of the drain electrode 30 . Note that if a charged object does not come into contact with the scanning wiring 22 and the data wiring 23 and the only effect of static electricity is induced charging, the guard electrode 33 is provided only in the portion corresponding to the tip of the drain electrode 30. If there is no inductive charging, the guard electrode 33 may be provided only on the data wiring 23 side.
したかって、上記ＴＦＴパネルによれば、静電気から薄
膜トランジスタ２５を保護して、薄膜トランジスタ２５
のゲート電極２６とドレイン電極３０との間の短絡を確
実に防ぐことができる。Therefore, according to the above TFT panel, the thin film transistor 25 can be protected from static electricity, and the thin film transistor 25 can be protected from static electricity.
A short circuit between the gate electrode 26 and the drain electrode 30 can be reliably prevented.
また、上記のようにガード電極３３部分でゲート絶縁膜
２７が絶縁破壊して走査配線２２とドレイン電極３０と
が短絡すると、ドレイン電極３０がつながっているデー
タ配線２３と走査配線２２とが短絡するが、このデータ
配線２３と走査配線２２との短絡は、上記短絡箇所のガ
ード電極３３を切断することによって解消することがで
きる。Further, if the gate insulating film 27 is dielectrically broken down at the guard electrode 33 portion as described above and the scanning wiring 22 and the drain electrode 30 are short-circuited, the data wiring 23 and the scanning wiring 22 to which the drain electrode 30 is connected are short-circuited. However, this short circuit between the data line 23 and the scanning line 22 can be eliminated by cutting off the guard electrode 33 at the short circuit location.
なお、走査配線２２とデータ配線３３との短絡は、液晶
表示素子を組立てた後に表示試験を行なうことによって
チエツクすることができる。また、ガード電極３３の切
断は、通電による溶融切断によっても、レーザ切断によ
ってもよく、いずれの方法でガード電極３３を切断する
場合も、ガード電極３３は低融点金属（Ｔｉ含有ＡＩり
で形成されており、またその幅も小さいから、このガー
ド電極３３の切断は容易である。Note that short circuits between the scanning wiring 22 and the data wiring 33 can be checked by performing a display test after assembling the liquid crystal display element. Further, the guard electrode 33 may be cut by melt cutting by energization or by laser cutting, and in whichever method the guard electrode 33 is cut, the guard electrode 33 is formed of a low melting point metal (Ti-containing AI). Since the guard electrode 33 has a small width and a small width, cutting of the guard electrode 33 is easy.
なお、ガード電極３３を溶融切断する場合は、短絡して
いる走査配線２２とデータ配線３３との間に大電流を流
すだけでよく、この電流は短絡箇所のガード電極３３を
流れるため、ガード電極３３がジュール熱により発熱し
て溶融切断される。In addition, when cutting the guard electrode 33 by melting, it is only necessary to flow a large current between the scan wiring 22 and the data wiring 33 that are short-circuited, and since this current flows through the guard electrode 33 at the short-circuited part, the guard electrode 33 is heated by Joule heat and melted and cut.
この場合、ガード電極３３部分を陽極酸化してその抵抗
値を高くしておけば、ガード電極３３をさらに容易に溶
融切断することができる。第１０図および第１１図はガ
ード電極３３を溶融切断した状態を示しており、ここで
は、データ配線２２側のガード電極３３が溶断した状態
を示している。In this case, if the guard electrode 33 portion is anodized to increase its resistance value, the guard electrode 33 can be melted and cut more easily. 10 and 11 show a state in which the guard electrode 33 has been melted and cut, and here a state in which the guard electrode 33 on the data wiring 22 side has been melted and cut is shown.
また、ガード電極３３をレーザ切断する場合は、短絡箇
所を顕微鏡により目視判定して、この短絡箇所のガード
電極３３だけをレーザ切断してもよいが、短絡している
走査配線２２に沿う全てのガード電極３３をレーザ切断
すれば、短絡箇所の目視判定は不要である。In addition, when cutting the guard electrode 33 with a laser, the short circuit location may be visually determined using a microscope and only the guard electrode 33 at this short circuit location may be laser cut. If the guard electrode 33 is cut with a laser, there is no need to visually determine the short circuit location.
また、上記ＴＦＴパネルでは、上記ガード電極３３を、
走査配線２２とドレイン電極３０とのうち、ゲート絶縁
膜２７の下の走査配線２２に形成しているため、ガード
電極３３とこのガード電極３３を形成した走査配線２２
を、低融点金属として一般に知られているＡΩで形成す
ると、次のゲ−ト絶縁膜２７の成膜時に、上記ガード電
極３３および走査配線２２と、この走査配線２２に形成
されているゲート電極２６の表面にヒロックが発生し、
このヒロックの影響でゲート絶縁膜２７に欠陥が発生し
てしまうが、上記実施例にように、ガード電極３３およ
び走査配線２２とゲート電極２６を、／ｌにＴｉを含有
させたＴｉ含有ＡΩで形成すれば、次のゲート絶縁膜２
７の成膜時に、ガード電極３３および走査配線２２とゲ
ート電極２６の表面にヒロックが発生することはないか
ら、上記ヒロックによるゲート絶縁膜２７の欠陥発生を
なくすことができる。Further, in the TFT panel, the guard electrode 33 is
Of the scanning wiring 22 and the drain electrode 30, since the scanning wiring 22 is formed under the gate insulating film 27, the guard electrode 33 and the scanning wiring 22 on which the guard electrode 33 is formed
is made of AΩ, which is generally known as a low melting point metal, and when the next gate insulating film 27 is formed, the guard electrode 33 and the scanning wiring 22 as well as the gate electrode formed on the scanning wiring 22 are formed. A hillock occurs on the surface of 26,
Defects occur in the gate insulating film 27 due to the influence of this hillock, but as in the above embodiment, the guard electrode 33, the scanning line 22, and the gate electrode 26 are made of Ti-containing AΩ containing Ti in /l. Once formed, the next gate insulating film 2
Since no hillocks are generated on the surfaces of the guard electrode 33, the scanning line 22, and the gate electrode 26 during the film formation of No. 7, it is possible to eliminate defects in the gate insulating film 27 due to the hillocks.
なお、上記実施例では、薄膜トランジスタ２５の半導体
層２８をドレイン電極３０のガード電極対向部にも形成
しているが、この半導体層２８は、ゲート電極２６と対
応する部分のみに形成して、ガード電極３３が対応する
部分からは第１３図に示すように半導体層２８をなくし
てもよい。さらに、上記トレイン電極３０は、ゲート電
極２６と対応する部分のみをｎ”−ａ−５ｉからなる下
層電極３０ａとＣｒ等からなる上層電極３０ｂとの二層
電極とし、ガード電極３３が対応する部分は、第１４図
に示すように、上層電極３０ｂのみの単層電極としても
よい。Note that in the above embodiment, the semiconductor layer 28 of the thin film transistor 25 is also formed in the portion of the drain electrode 30 that faces the guard electrode, but this semiconductor layer 28 is formed only in the portion corresponding to the gate electrode 26, and is formed as a guard electrode. The semiconductor layer 28 may be removed from the portion corresponding to the electrode 33 as shown in FIG. Further, the train electrode 30 has a two-layer electrode consisting of a lower layer electrode 30a made of n''-a-5i and an upper layer electrode 30b made of Cr or the like in only the portion corresponding to the gate electrode 26, and the portion corresponding to the guard electrode 33. As shown in FIG. 14, a single layer electrode including only the upper layer electrode 30b may be used.
また、上記実施例では、ゲート絶縁膜２７の下の走査配
線２２にガード電極３３を形成しているが、このガード
電極３３は、ゲート絶縁膜２７の上のドレイン電極３０
に形成してもよく、その場合は、ガード電極の先端部を
ゲート絶縁膜２７を介して走査配線２２に対向させると
ともに、ガード電極およびこのガード電極を形成したド
レイン電極３０を低融点金属で形成すればよい。なお、
この場合は、ガード電極およびドレイン電極３０とデー
タ配線２３は、ゲート絶縁膜２７の成膜後に形成される
から、これら配線および電極は、Ｔｊを含有しないＡＮ
で形成してもよい。Further, in the above embodiment, the guard electrode 33 is formed on the scanning line 22 under the gate insulating film 27, but this guard electrode 33 is formed on the drain electrode 33 on the gate insulating film 27.
In that case, the tip of the guard electrode is opposed to the scanning line 22 via the gate insulating film 27, and the guard electrode and the drain electrode 30 on which the guard electrode is formed are formed of a low melting point metal. do it. In addition,
In this case, since the guard electrode and drain electrode 30 and the data line 23 are formed after the gate insulating film 27 is formed, these lines and electrodes are made of AN containing no Tj.
It may be formed by
また、上記実施例では、１つの画素電極２４に対して１
個の薄膜トランジスタ２５を設けているが、この薄膜ト
ランジスタ２５は１つの画素電極２４に対して複数個（
例えば２個）ずつ設けてもよく、その場合は、この複数
の薄膜トランジスタをはさんでその両側にガード電極３
３を設ければよい。なお、このガード電極３３は、薄膜
トランジスタ２５のゲート電極２６とデータ配線２３と
の間だけに設けてもよく、静電気による薄膜トランジス
タ２５の絶縁破壊は、主に、データ配線２３に帯電物が
触れ、このデータ配線２３からドレイン電極３０に静電
気が流れることによって発生するから、上記ガード電極
３３を少なくともデータ配線２３側に設けておけば、静
電気による薄膜トランジスタ２５の絶縁破壊はほとんど
なくなる。Further, in the above embodiment, one pixel electrode 24 has one
A plurality of thin film transistors 25 are provided for one pixel electrode 24.
For example, two guard electrodes may be provided on both sides of the plurality of thin film transistors.
3 should be provided. Note that this guard electrode 33 may be provided only between the gate electrode 26 of the thin film transistor 25 and the data wiring 23, and dielectric breakdown of the thin film transistor 25 due to static electricity occurs mainly when a charged object comes into contact with the data wiring 23 and this occurs. This is caused by static electricity flowing from the data line 23 to the drain electrode 30, so if the guard electrode 33 is provided at least on the data line 23 side, dielectric breakdown of the thin film transistor 25 due to static electricity can be almost eliminated.
さらに、上記実施例では、薄膜トランジスタ２５を逆ス
タガー型のものとしているが、本発明は、薄膜トランジ
スタを、逆スタガ−型、スタガー型、コプラナー型とし
たＴＦＴパネルにも適用できるもので、その場合は、少
なくともゲート電極とデータ配線との間の領域の一部に
、走査配線またはドレイン電極の外側に張出形成されゲ
ート絶縁膜を介してドレイン電極または走査配線と対向
するトランジスタ保護用ガード電極を設け、かつ前記ガ
ード電極を低融点金属で形成すればよい。この場合も、
上記ガード電極は、走査配線とドレイン電極とのうち、
ゲート絶縁膜の下の配線または電極に形成しても、ゲー
ト絶縁膜の上の電極または配線に形成してもよいが、上
記ガード電極をゲート絶縁膜の下の配線または電極（薄
膜トランジスタが逆スタガ−型のＴＦＴパネルでは走査
配線、薄膜トランジスタがスタガー型またはコブラナー
型のＴＦＴパネルではドレイン電極）に形成する場合は
、ガード電極とこのガード電極を形成した走査配線また
はドレイン電極を、ＡＩ（アルミニウム）にＴｉ （
チタン）を含有させたＴｉ含有Ａｌｌで形成するのか望
ましい。Further, in the above embodiment, the thin film transistor 25 is of an inverted stagger type, but the present invention can also be applied to a TFT panel in which the thin film transistor is of an inverted stagger type, a stagger type, or a coplanar type. A guard electrode for protecting the transistor is provided at least in a part of the region between the gate electrode and the data wiring, and is formed to extend outside the scanning wiring or the drain electrode and faces the drain electrode or the scanning wiring with a gate insulating film interposed therebetween. , and the guard electrode may be formed of a low melting point metal. In this case too,
The guard electrode is one of the scanning wiring and the drain electrode.
The guard electrode may be formed on the wiring or electrode under the gate insulating film or on the electrode or wiring above the gate insulating film, but the guard electrode may be formed on the wiring or electrode under the gate insulating film (when the thin film transistor is reverse staggered). If the thin film transistor is formed as a scanning wiring in a - type TFT panel, or as a drain electrode in a staggered or Cobraner type TFT panel, the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed are made of AI (aluminum). Ti (
It is preferable to use Ti-containing Alloy containing Ti (titanium).
本発明によれば、薄膜トランジスタのゲート電極とデー
タ配線との間の領域の一部に、走査配線またはドレイン
電極の外側に張出形成され前記薄膜トランジスタのゲー
ト絶縁膜を介して前記ドレイン電極または前記走査配線
と対向するガード電極を設けているため、静電気による
ゲート絶縁膜の絶縁破壊は、薄膜トランジスタよりもデ
ータ配線に近いガード電極部分に発生し、薄膜トランジ
スタ部分にはゲート絶縁膜に絶縁破壊を起させるような
静電気は作用しないから、静電気から薄膜トランジスタ
を保護して、薄膜トランジスタのゲート電極とドレイン
電極との間の短絡を確実に防ぐことができる。また、上
記のようにガード電極部分でゲート絶縁膜が絶縁破壊し
て走査配線とドレイン電極とが短絡すると、ドレイン電
極がつながっているデータ配線と走査配線とが短絡する
が、このデータ配線と走査配線との短絡は、ガード電極
を、通電による溶融切断またはレーザ切断によって切断
することで解消することができる。そして本発明では、
ガード電極を低融点金属で形成しているため、このガー
ド電極の切断は容易である。According to the present invention, the scanning wiring or the drain electrode is formed in a part of the region between the gate electrode and the data wiring of the thin film transistor so as to protrude outside the scanning wiring or the drain electrode, and the drain electrode or the scanning Since a guard electrode is provided that faces the wiring, dielectric breakdown of the gate insulating film due to static electricity occurs in the guard electrode part that is closer to the data wiring than in the thin film transistor. Since static electricity does not act, it is possible to protect the thin film transistor from static electricity and reliably prevent a short circuit between the gate electrode and drain electrode of the thin film transistor. Furthermore, if the gate insulating film breaks down at the guard electrode part and the scanning wiring and the drain electrode are short-circuited as described above, the data wiring and the scanning wiring to which the drain electrode is connected will be short-circuited. A short circuit with the wiring can be eliminated by cutting the guard electrode by melting or laser cutting by energization. And in the present invention,
Since the guard electrode is made of a low melting point metal, it is easy to cut the guard electrode.
また、上記ガード電極を、走査配線とドレイン電極との
うち、ゲート絶縁膜の下の配線または電極に形成する場
合、ガード電極とこのガード電極を形成した走査配線ま
たはドレイン電極を、低融点金属として一般に知られて
いるＡΩで形成すると、次のゲート絶縁膜の成膜時に、
上記ガード電極およびこのガード電極を形成した走査配
線またはドレイン電極の表面にヒロックと呼ばれる突起
が発生し、このヒロックの影響でゲート絶縁膜に欠陥が
発生してしまうか、上記ガード電極およびこのガード電
極を形成した走査配線またはドレイン電極を、Ａｆｌに
Ｔｊを含有させたＴｉ含有Ａｌｌで形成すれば、次のゲ
ート絶縁膜の成膜時に、ガード電極およびこのガード電
極を形成した走査配線またはドレイン電極の表面にヒロ
ックが発生することはないから、上記ヒロックによるゲ
ート絶縁膜の欠陥発生をなくすことができる。In addition, when the guard electrode is formed on the wiring or electrode under the gate insulating film between the scanning wiring and the drain electrode, the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed are made of a low melting point metal. When formed with the generally known AΩ, when forming the next gate insulating film,
Protrusions called hillocks occur on the surface of the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed, and the hillocks cause defects in the gate insulating film, or the guard electrode and the guard electrode If the scanning wiring or drain electrode formed with the guard electrode is formed of Ti-containing All in which Afl contains Tj, the guard electrode and the scanning wiring or drain electrode formed with this guard electrode will be removed when forming the next gate insulating film. Since hillocks do not occur on the surface, it is possible to eliminate defects in the gate insulating film due to the hillocks.
第１図〜第１２図は本発明の第１の実施例を示したもの
で、第１図はＴＦＴパネルの一部分の平面図、第２図お
よび第３図は第１図のＡ−Ａ線およびＢ−Ｂ線に沿う拡
大断面図、第４図〜第９図はＴＦＴパネルの製造工程図
、第１０図は・ガード電極を溶融切断した状態の平面図
、第１１図は第１０図のＣ−Ｃ線に沿う拡大断面図、第
１２図はＴｉ含有Ａｊ）膜のＴｉ含有量と、このＴｉ含
有ＡＩ膜にヒロックが発生する熱処理温度との関係を示
す図である。第１３図および第１４図はそれぞれ本発明
の他の実施例を示すガード電極部分の断面図である。第
１５図は従来のＴＦＴパネルの一部分の平面図、第１６
図は第１５図のＺ−Ｚ線に沿う拡大断面図である。
２１・・・基板、２２・・・走査配線、２３・・・デー
タ配線、２４・・・画素電極、２５・・・薄膜トランジ
スタ、２６・・・ゲート電極、２７・・・ゲート絶縁膜
、２８・・・半導体層、２９・・・ソース電極、３０・
・・ドレイン電極、３０ａ・・・下層電極、３０ｂ・・
・上層電極、３１・・・ブロッキング絶縁膜、３２・・
・補助絶縁膜、３３・・・ガード電極。
出願人 カシオ計算機株式会社
１１３ｍ
Ｔｉ令有ｉ（ｗｔ’／、）
ＩＩ １２図
ＩＩ １４因1 to 12 show a first embodiment of the present invention, in which FIG. 1 is a plan view of a portion of a TFT panel, and FIGS. 2 and 3 are taken along line A-A in FIG. 1. 4 to 9 are manufacturing process diagrams of the TFT panel, FIG. 10 is a plan view of the guard electrode melted and cut, and FIG. 11 is the same as that of FIG. FIG. 12, an enlarged cross-sectional view taken along the line CC, is a diagram showing the relationship between the Ti content of the Ti-containing Aj) film and the heat treatment temperature at which hillocks occur in the Ti-containing AI film. FIGS. 13 and 14 are sectional views of guard electrode portions showing other embodiments of the present invention, respectively. Figure 15 is a plan view of a portion of a conventional TFT panel;
The figure is an enlarged sectional view taken along the Z-Z line in FIG. 15. 21... Substrate, 22... Scanning wiring, 23... Data wiring, 24... Pixel electrode, 25... Thin film transistor, 26... Gate electrode, 27... Gate insulating film, 28... ...Semiconductor layer, 29...Source electrode, 30.
...Drain electrode, 30a...Lower electrode, 30b...
・Upper layer electrode, 31...Blocking insulating film, 32...
- Auxiliary insulating film, 33... Guard electrode. Applicant Casio Computer Co., Ltd. 113m TiRei(wt'/,) II 12 Figure II 14 Cause
Claims (2)
るデータ配線と、前記走査配線にゲート電極がつながり
前記データ配線にドレイン電極がつながった薄膜トラン
ジスタと、この薄膜トランジスタのソース電極に接続さ
れた画素電極とを形成したＴＦＴパネルにおいて、 前記薄膜トランジスタのドレイン電極を前記データ配線
の外側に張出させて形成し、前記薄膜トランジスタのゲ
ート電極を前記ドレイン電極の一部に対向させて形成す
るとともに、このゲート電極と前記データ配線との間の
領域の一部に、前記走査配線または前記ドレイン電極の
外側に張出形成され前記薄膜トランジスタのゲート絶縁
膜を介して前記ドレイン電極または前記走査配線と対向
するトランジスタ保護用ガード電極を設け、かつ前記ガ
ード電極を低融点金属で形成したことを特徴とするＴＦ
Ｔパネル。(1) A scanning wiring, a data wiring perpendicular to the scanning wiring, a thin film transistor having a gate electrode connected to the scanning wiring and a drain electrode connected to the data wiring, and a pixel connected to the source electrode of the thin film transistor on the substrate. In the TFT panel formed with electrodes, the drain electrode of the thin film transistor is formed to extend outside the data wiring, the gate electrode of the thin film transistor is formed to face a part of the drain electrode, and the gate A transistor protector that is formed in a part of the region between the electrode and the data line, extending outside the scanning line or the drain electrode, and facing the drain electrode or the scanning line through the gate insulating film of the thin film transistor. A TF characterized in that the guard electrode is provided with a guard electrode, and the guard electrode is made of a low melting point metal.
T panel.
、ゲート絶縁膜の下の配線または電極に形成されており
、かつ前記ガード電極とこのガード電極を形成した走査
配線またはドレイン電極は、ＡｌにＴｉを含有させたＴ
ｉ含有Ａｌで形成されていることを特徴とする請求項１
に記載の、ＴＦＴパネル。(2) The guard electrode is formed on the wiring or electrode under the gate insulating film among the scanning wiring and the drain electrode, and the guard electrode and the scanning wiring or drain electrode on which the guard electrode is formed are made of aluminum. T containing Ti
Claim 1 characterized in that it is formed of i-containing Al.
TFT panel described in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250382A JPH04130312A (en) | 1990-09-21 | 1990-09-21 | Tft panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250382A JPH04130312A (en) | 1990-09-21 | 1990-09-21 | Tft panel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-09-21 JP JP2250382A patent/JPH04130312A/en active Pending
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