JPH04129399A - Load decentralizing control system for multiprocessor - Google Patents
Load decentralizing control system for multiprocessorInfo
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Abstract
Description
【発明の詳細な説明】
概要
マルチプロセッサの負荷分散制御方式に関し、各負荷分
散型プロセッサに実行させるべき処理を効率的に分散す
ることができる負荷分散制御方式の提供を目的とし、
複数の機能分散型プロセッサと、複数の負荷分散型プロ
セッサを備えたマルチプロセッサにおいて、前記複数の
機能分散型プロセッサ及び複数の負荷分散型プロセッサ
のいずれからもアクセス可能な共通メモリを設け、該機
能分散型プロセッサは、負荷分散型プロセッサが実行す
べき処理を特定するた狛の情報を含むイベント情報を該
共通メモリに格納し、該負荷分散型プロセッサは、それ
ぞれタイミングを異ならせて該共通メモリにアクセスし
、該イベント情報を取込むように構成する。[Detailed Description of the Invention] Overview Regarding a load distribution control method for multiprocessors, the purpose of the present invention is to provide a load distribution control method that can efficiently distribute processing to be executed by each load distribution processor, and to provide a method for distributing multiple functions. A multiprocessor comprising a multi-function processor and a plurality of load-balanced processors, a common memory that can be accessed by any of the plurality of function-distributed processors and the plurality of load-balanced processors is provided, and the function-distributed processor comprises: Event information including information for specifying processing to be executed by the load-balanced processors is stored in the common memory, and each load-balanced processor accesses the common memory at different timings to record the event. Configure to capture information.
産業上の利用分野
本発明はマルチプロセッサの負荷分散制御方式に関し、
特に、交換システムに用いられるマルチプロセッサにお
ける負荷分散制御方式に関する。INDUSTRIAL APPLICATION FIELD The present invention relates to a multiprocessor load distribution control method,
In particular, it relates to a load distribution control method for multiprocessors used in switching systems.
マルチプロセッサを用いた交換システムにおいては、複
数のプロセッサのうちの一部を機能分散型プロセッサと
し、他を負荷分散型プロセッサとし、交換処理を機能毎
に分割して、例えば、加入者系の処理、中継系の処理等
に分割して、それぞれを該機能分散型プロセッサに受は
持たせるとともに、前記各機能間で共通な処理、例えば
、呼処理等は前記各負荷分散型プロセッサに受は持たせ
ることにより、全体としての処理効率の向上を図ってい
る。In an exchange system using multiprocessors, some of the processors are function distributed processors, others are load distribution processors, and exchange processing is divided by function, such as subscriber processing. , relay system processing, etc., each of which is handled by the function distributed processor, and processing that is common among the functions, such as call processing, is handled by each of the load distributed processors. By doing so, we aim to improve overall processing efficiency.
このようなマルチプロセッサを用いた交換システムにお
いて、前記各負荷分散型プロセッサに実行させるべき処
理が一部の負荷分散型プロセッサに偏ると、ふくそうの
発生等により処理効率が低下するため、これを効率良く
分散する必要がある。In such an exchange system using multiprocessors, if the processing that should be executed by each of the load-balanced processors is biased to some load-balanced processors, processing efficiency will decrease due to congestion, etc. It needs to be well distributed.
従来の技術
第７図は従来のマルチプロセッサ交換システムの制御部
の構成図である。１１は複数の機能分散型プロセッサ、
１２は複数の負荷分散型プロセッサであり、各機能分散
型プロセッサ１１及び各負荷分散型プロセッサ１２はプ
ロセッサ間通信制御装置（ＩＰＣ＞１３を介して接続さ
れている。各機能分散型プロセッサ１１には、交換処理
を機能毎に分割して各機能に対応する処理（加入者系の
処理、中継線系の処理、共通線系の処理、パケット交換
処理等）がそれぞれ割り当てられ、各機能分散型プロセ
ッサ１１は該割り当てられた機能に対応する処理を実施
する。前記各機能に対応する処理のうち、例えば、呼制
御処理（バスの設定、課金処理、その他）のような各機
能間で共通する処理は各負荷分散型プロセッサ１２に割
り当てられている。BACKGROUND OF THE INVENTION FIG. 7 is a block diagram of a control section of a conventional multiprocessor switching system. 11 is a plurality of functionally distributed processors;
12 is a plurality of load-balanced processors, and each function-distributed processor 11 and each load-balanced processor 12 are connected via an inter-processor communication control device (IPC>13). , the switching processing is divided into functions and the processing corresponding to each function (subscriber system processing, trunk line system processing, common line system processing, packet switching processing, etc.) is assigned to each function, and each function is distributed to a distributed processor. 11 executes processing corresponding to the assigned function. Among the processing corresponding to each function, for example, processing common between each function such as call control processing (bus setting, billing processing, etc.) is assigned to each load-balanced processor 12.
各機能分散型プロセッサ１１は負荷分散型プロセッサ１
２に実行させるべき処理が発生すると、該処理を特定す
るた絶の情報や該処理に必要なパラメータ等からなるイ
ベント情報を通信制御装置１３に送り、該通信制御装置
１３は該イベント情報を、各負荷分散型プロセッサ１２
にそれぞれ付与されているプロセッサ番号（＃０．＃１
．・・・＃ｎ）に従って順次送出する。各負荷分散型プ
ロセッサ１２は通信制御装置１３から送られる複数のイ
ベント情報を受信するための受信バッファをそれぞれ有
しており、通信制御装置１３は負荷分散型プロセッサ（
＃０）の受信バッファが満杯になるまでイベント情報の
送出を行い、満杯になったならば、次の負荷分散型プロ
セッサ（＃１）に対してイベント情報の送出を実施し、
以後これを繰り返すことにより、各負荷分散型プロセッ
サ１２に対してイベント情報を分配する。各負荷分散型
プロセッサ１２はそれぞれの受信バッファからイベント
情報を逐次取り出し、該イベント情報に対応する処理を
実行する。Each function distributed processor 11 is a load distributed processor 1
2, when a process to be executed occurs, event information consisting of termination information that specifies the process, parameters necessary for the process, etc. is sent to the communication control device 13, and the communication control device 13 sends the event information to the communication control device 13. Each load-balanced processor 12
Processor numbers (#0.#1
．． . . . #n). Each load-balanced processor 12 has a reception buffer for receiving a plurality of event information sent from the communication control device 13, and the communication control device 13 has a load-balanced processor (
The event information is sent until the reception buffer of #0) is full, and when it is full, the event information is sent to the next load-balanced processor (#1),
Thereafter, by repeating this process, event information is distributed to each load-balanced processor 12. Each load-balanced processor 12 sequentially extracts event information from its respective reception buffer and executes processing corresponding to the event information.
発明が解決しようとする課題
しかし、従来技術によると、プロセッサ番号の最も若い
負荷分散型プロセッサの受信バッファに空きがあるうち
は、通信制御装置１３は当該負荷分散型プロセッサに対
してイベント情報の送出を行い、該負荷分散型プロセッ
サの受信バッファに空きがなくなった場合に次の負荷分
散型プロセッサに対してイベント情報の送出を行うよう
にしているから、プロセッサ番号が比較的小さい負荷分
散型プロセッサはフル稼動状態となっているにもかかわ
らず、プロセッサ番号が比較的大きい負荷分散型プロセ
ッサは処理を実施しない状態となっている場合があり、
プロセッサ番号が比較的小さい負荷分散型プロセッサに
おいてふくそうが発生し、処理効率が低下するという問
題がある。Problem to be Solved by the Invention However, according to the prior art, as long as there is space in the reception buffer of the load-balanced processor with the lowest processor number, the communication control device 13 sends event information to the load-balanced processor with the lowest processor number. and when there is no space left in the receive buffer of the load balanced processor, the event information is sent to the next load balanced processor, so the load distributed processor with a relatively small processor number Even though they are fully operational, load-balanced processors with relatively large processor numbers may not be performing any processing.
There is a problem in that congestion occurs in load-balanced processors with relatively small processor numbers, reducing processing efficiency.
本発明はこのような点に鑑みてなされたものであり、各
負荷分散型プロセッサに実行させるべき処理を効率的に
分配することができる負荷分散制御方式の提供を目的と
している。The present invention has been made in view of these points, and an object of the present invention is to provide a load distribution control method that can efficiently distribute processing to be executed to each load distribution type processor.
課題を解決するための手段 第１図は本発明の原理説明図である。Means to solve problems FIG. 1 is a diagram explaining the principle of the present invention.
複数の機能分散型プロセッサ１と、複数の負荷分散型プ
ロセッサ２を備えたマルチプロセッサにおいて、前記複
数の機能分散型プロセッサ１及び複数の負荷分散型プロ
セッサ２のいずれからもアクセス可能な共通メモリ３を
設け、該機能分散型プロセッサ１は、負荷分散型プロセ
ッサ２が実行すべき処理を特定するための情報を含むイ
ベント情報を該共通メモリ３に格納し、該負荷分散型プ
ロセッサ２は、それぞれタイミングを異ならせて該共通
メモリ３に順次アクセスし、該イベント情報を取込むよ
うに構成する。In a multiprocessor including a plurality of functionally distributed processors 1 and a plurality of load distributed processors 2, a common memory 3 that can be accessed from any of the plurality of functionally distributed processors 1 and the plurality of load distributed processors 2 is provided. The function distributed processor 1 stores event information including information for specifying the processing to be executed by the load distributed processor 2 in the common memory 3, and the load distributed processor 2 stores timing information. The configuration is such that the common memory 3 is sequentially accessed in different ways and the event information is fetched.
そして、前記負荷分散型プロセッサ２は、複数の未処理
のイベント情報を格納するバッファ４を有し、前記共通
メモリ３に、各負荷分散型プロセッサ２の使用率及び空
きバッファ数を含むふくそう情報を設定する領域を設け
、前記共通メモリ３アクセス時に、それぞれの負荷分散
型プロセッサ２のふくそう状態に応じて、取込みイベン
ト情報の数を決定するように構成する。The load balancing processor 2 has a buffer 4 for storing a plurality of unprocessed event information, and stores congestion information including the usage rate and the number of free buffers of each load balancing processor 2 in the common memory 3. A setting area is provided, and when the common memory 3 is accessed, the number of captured event information is determined according to the congestion state of each load-balanced processor 2.
作 用
本発明によれば、機能分散型プロセッサ１によるイベン
ト情報は共通メモリ３に格納され、負荷分散型プロセッ
サ２は他の負荷分散型プロセッサ２と競合しないように
制御されて該共通メモリ３にアクセスし、該イベント情
報を取込み、このイベント情報に対応する処理を実行す
るようになっている。共通メモリ３には各負荷分散型プ
ロセッサの使用率及び空きバッファ数を含むふくそう情
報を設定する領域が設けられており、各負荷分散型プロ
セッサ２は該共通メモリ３にアクセスしたときに自己に
関する当該情報を設定するとともに、他の負荷分散型プ
ロセッサ２のふくそう状態を認識し、バッファに取込む
べきイベント情報の数を決定し、決定した数のイベント
情報を取込む。According to the present invention, event information by the functionally distributed processor 1 is stored in the common memory 3, and the load distributed processor 2 is controlled so as not to compete with other load distributed processors 2, and the event information is stored in the common memory 3. The event information is accessed, the event information is taken in, and processing corresponding to this event information is executed. The common memory 3 is provided with an area for setting congestion information including the usage rate and the number of free buffers of each load-balanced processor, and each load-balanced processor 2 stores information about itself when accessing the common memory 3. In addition to setting the information, it recognizes the congestion state of other load-balanced processors 2, determines the number of event information to be taken into the buffer, and takes in the determined number of event information.
このように、本発明を適用すれば、負荷分散型プロセッ
サ２は自己のふくそう状態及び他の負荷分散型プロセッ
サ２のふくそう状態に応じて、取込むべきイベント情報
の数を決定し、共通メモリ３からイベント情報を取り出
すようにしているから、特定の負荷分散型プロセッサ２
にイベント情報が集中することがなく、処理すべきイベ
ント情報をほぼ均等に各負荷分散型プロセッサ２に分散
することができ、処理効率を向上することができる。As described above, when the present invention is applied, the load-balanced processor 2 determines the number of event information to be captured according to its own congestion state and the congestion state of other load-balanced processors 2, and stores the information in the common memory 3. Since event information is retrieved from the specified load-balanced processor 2
The event information to be processed can be distributed almost equally to each load-balanced processor 2 without concentration of event information, and processing efficiency can be improved.
実 施 例 以下本発明の実施例を図面を参照して説明する。Example Embodiments of the present invention will be described below with reference to the drawings.
第２図は本発明を適用した交換システムの制御部の概略
構成を示す図である。６は複数の機能分散型プロセッサ
、７は複数の負荷分散型プロセッサであり、機能分散型
プロセッサ６には、交換処理を機能毎に分割して各機能
に対応する処理（加入者系の処理、中継線系の処理、共
通線系の処理、パケット交換処理等）がそれぞれ割り当
てられており、負荷分散型プロセッサ７には該機能に対
応する処理、例えば、呼制御処理（バスの設定、課金処
理、その他の処理）のような各機能間で共通する処理が
割り当てられている。８は共通メモリであり、９は通信
制御装置である。FIG. 2 is a diagram showing a schematic configuration of a control section of an exchange system to which the present invention is applied. Reference numeral 6 indicates a plurality of function-distributed processors, and 7 indicates a plurality of load-distribution type processors. Trunk line processing, common line processing, packet switching processing, etc.) are respectively assigned to the load distribution processor 7, and the load distribution processor 7 is assigned processes corresponding to the functions, such as call control processing (bus setting, billing processing, etc.). , other processes) are assigned to common processes among each function. 8 is a common memory, and 9 is a communication control device.
各負荷分散型プロセッサ７は複数のイベント情報を格納
し得る受信バッファをそれぞれ備えており、各負荷分散
型プロセッサ７は共通メモリ８に対してそれぞれアクセ
ス可能である。各機能分散型プロセッサ６は共通メモリ
８と通信制御装置９を介して接続されており、負荷分散
型プロセッサ７に実行させるべき処理を特定するたｔの
情報及び該処理に必要なパラメータ等の情報を含むイベ
ント情報を該通信制御装置９に送り、通信制御装置９は
該イベント情報を共通メモリ８に書き込むようになって
いる。Each load-balanced processor 7 is provided with a reception buffer capable of storing a plurality of event information, and each load-balanced processor 7 can access the common memory 8, respectively. Each function distributed processor 6 is connected via a common memory 8 and a communication control device 9, and information such as information for specifying the process to be executed by the load distributed processor 7 and parameters necessary for the process. The communication control device 9 writes the event information into the common memory 8.
第３図は負荷分散型プロセッサ７によるイベント情報取
込み処理を示すフローチャートである。FIG. 3 is a flowchart showing event information acquisition processing by the load distribution type processor 7.
まず、共通メモリ８内にイベント情報が設定されている
か否かを検出しくステップ３０１）、イベント情報が設
定されていない場合には処理を終了する。イベント情報
が設定されている場合には、該負荷分散型プロセッサ７
のＣＰＵの使用率と予を設定されているＣＰＵ使用率に
ついての基準値とを比較しくステップ３０２）、基準値
を超えている場合には処理を終了する。基準値を超えて
いない場合には、該負荷分散型プロセッサ７の空き受信
バッファ数と、予め設定されている空きバッファ数に関
する基準値とを比較しくステップ３０３）、基準値を超
えている場合には処理を終了する。基準値を超えていな
い場合には、ＣＰＵの使用率と空きバッファ数から取込
み得るイベント情報の最大数を決定しくステップ３’
０４ ） 、該決定した取込み最大数と共通メモリ８内
のイベント情報の数を比較して小さい方を処理数としく
ステップ３０５） 、該処理数に応じた数のイベント情
報を共通メモリ８から順次取込み、受信バッファに設定
しくステップ３０６．３０７＞、処理を終了する。First, it is detected whether or not event information is set in the common memory 8 (step 301), and if no event information is set, the process is terminated. If event information is set, the corresponding load-balanced processor 7
The CPU usage rate is compared with a preset reference value for the CPU usage rate (step 302), and if it exceeds the reference value, the process is terminated. If the reference value is not exceeded, compare the number of free reception buffers of the load distribution processor 7 with a preset reference value regarding the number of free buffers (step 303); if the reference value is exceeded, ends the process. If the reference value is not exceeded, determine the maximum number of event information that can be captured based on the CPU usage rate and the number of free buffers.Step 3'
04), Compare the determined maximum number of acquisitions with the number of event information in the common memory 8, and set the smaller one as the number of processing steps.Step 305), Sequentially transfer the number of event information corresponding to the number of processing steps from the common memory 8. The data is taken in and set in the reception buffer, steps 306 and 307>, and the process ends.
尚、上記処理を終了する直前に、自負荷分散型プロセッ
サ７のＣＰＵ使用率と空きバッファ数を共通メモリ８の
ふくそう情報格納領域に設定するようにしておき、上記
ステップ３０５において、他の負荷分散型プロセッサ７
に対応する共通メモリ８内のふくそう情報を参照し、他
の負荷分散型プロセッサ７のＣＰＵ使用率及び空きバッ
ファ数に余裕がある場合には、当該処理数を縮小する方
向に補正するようにすることができる。Immediately before finishing the above processing, the CPU usage rate and the number of free buffers of the own load distribution type processor 7 are set in the congestion information storage area of the common memory 8, and in the above step 305, other load distribution type processor 7
Refers to the congestion information in the common memory 8 corresponding to the CPU usage rate of the other load-distributed processors 7 and, if there is enough room in the CPU usage rate and the number of free buffers, corrects the number of processes to be reduced. be able to.
各負荷分散型プロセッサ７による共通メモリ８に対する
アクセスがそれぞれ勝手に実施されると、例えば一方が
共通メモリ８のある領域を更新中に他方が参照するよう
な場合に、処理の矛盾が発生する。従って共通メモリ８
を同時にアクセスしないような制御、即ち、排他制御が
必要となる。以下、第４図及び第５図を参照して排他制
御について説明する。If each of the load-balanced processors 7 accesses the common memory 8 without permission, processing inconsistency will occur, for example, if one accesses a certain area of the common memory 8 while the other refers to it while the other processor is updating it. Therefore common memory 8
Exclusive control is required to prevent simultaneous access. Exclusive control will be explained below with reference to FIGS. 4 and 5.
第４図に示されているように、例えば、−周期を４３ｍ
ｓ ｅ ｃとし、該−周期内に全ての負荷分散型プロセ
ッサ７が時分割で均等に共通メモリ８に対してアクセス
するように制御する。この制御を実現するため、例えば
、第５図に示されているようなスケジュール表をそれぞ
れ負荷分散型プロセッサ７に対応して設け、上記−周期
を負荷分散型プロセッサ７の総数で除算し、その一つに
受信処理プログラム（イベント情報取込み処理プログラ
ム）を割り当てるとともに、その他に他のプログラムを
割り当て、さらに、各負荷分散型プロセッサ７に対応す
るスケジュール表間で該受信処理プログラムの実行が同
一実行順序とならないように設定し、該スケジユール表
に従って各負荷分散型プロセッサ７が同期をとりながら
各処理を実施するようにする。As shown in Figure 4, for example - period 43 m
s e c, and control is performed so that all the load-balanced processors 7 access the common memory 8 equally in a time-sharing manner within the period. In order to realize this control, for example, a schedule table as shown in FIG. A reception processing program (event information acquisition processing program) is assigned to one, and other programs are assigned to the other, and the execution order of the reception processing program is the same between the schedule tables corresponding to each load-balanced processor 7. The load distribution type processors 7 are set so as not to occur, and each load distribution type processor 7 executes each process while maintaining synchronization according to the schedule table.
また、第６図に示されているように、各負荷分散型プロ
セッサ７のうちの一つが、共通メモリ８に対してアクセ
ス中である場合に、該アクセス中である旨を示すフラグ
を設定する受信バッファ競合フラグにより、各負荷分散
型プロセッサ７を管理するようにし、該受信バッファ競
合フラグに各負荷分散型プロセッサ７の一つがアクセス
中である旨のフラグが設定されている場合には、他の負
荷分散型プロセッサは共通メモリ８にアクセスを実施し
ないようにすることによっても同時アクセスを回避する
ことができる。Further, as shown in FIG. 6, when one of the load-balanced processors 7 is accessing the common memory 8, a flag indicating that the access is in progress is set. Each load-balanced processor 7 is managed using the receive buffer conflict flag, and if a flag indicating that one of the load-balanced processors 7 is accessing is set in the receive buffer conflict flag, the other load-balanced processor 7 is managed. Simultaneous access can also be avoided by preventing the load-balanced processors from accessing the common memory 8.
本実施例によれば、各負荷分散型プロセッサ７は自己の
ＣＰＵ使用率、空きバッファ数及び他の負荷分散型プロ
セッサのＣＰＵ使用率、空きバッファ数に基づいて自己
が取込むべきイベント数を決定するようにしているから
、各負荷分散型プロセッサ間で特定の負荷分散型プロセ
ッサのみが過大な負荷を負うことがなく、効率的な交換
処理を実施することができる。According to this embodiment, each load-balanced processor 7 determines the number of events it should capture based on its own CPU usage rate and number of free buffers and the CPU usage rate and number of free buffers of other load-balanced processors. Therefore, only a specific load-balanced processor among the load-balanced processors is not burdened with an excessive load, and efficient exchange processing can be performed.
発明の効果
本発明は以上詳述したように、各負荷分散型プロセッサ
に実行させるべき処理をほぼ均等に分散することができ
るから、ふくそうの発生が少なくなり、その処理効率を
大幅に向上することができるという効果を奏する。Effects of the Invention As described in detail above, the present invention can almost evenly distribute the processing to be executed by each load-balanced processor, thereby reducing the occurrence of congestion and greatly improving processing efficiency. It has the effect of being able to.
第１図は本発明の原理説明図、
第２図は本発明実施例の構成図、
第３図は本発明実施例における負荷分散型プロセッサに
よるイベント情報取込み処理を示すフローチャート、
第４図及び第５図は本発明実施例における排他制御の一
例を説明するための図、
第６図は本発明実施例における排他制御の他の例を説明
するた袷の図、
第７図は従来技術の構成図である。
１・・・機能分散型プロセッサ、
２・・・負荷分散型プロセッサ、
３・・・共通メモリ、
４・・・バッファ。
ｌ！、理図
第１図FIG. 1 is an explanatory diagram of the principle of the present invention. FIG. 2 is a configuration diagram of an embodiment of the present invention. FIG. 3 is a flowchart showing event information acquisition processing by a load-balanced processor in an embodiment of the present invention. FIG. 5 is a diagram for explaining an example of exclusive control in the embodiment of the present invention, FIG. 6 is a diagram for explaining another example of exclusive control in the embodiment of the present invention, and FIG. 7 is the configuration of the prior art. It is a diagram. 1...Functionally distributed processor, 2...Load distributed processor, 3...Common memory, 4...Buffer. l! , diagram 1
Claims (1)
分散型プロセッサ（２）を備えたマルチプロセッサにお
いて、 前記複数の機能分散型プロセッサ（１）及び複数の負荷
分散型プロセッサ（２）のいずれからもアクセス可能な
共通メモリ（３）を設け、 該機能分散型プロセッサ（１）は、負荷分散型プロセッ
サ（２）が実行すべき処理を特定するための情報を含む
イベント情報を該共通メモリ（３）に格納し、 該負荷分散型プロセッサ（２）は、それぞれタイミング
を異ならせて該共通メモリ（３）にアクセスし、該イベ
ント情報を取込むようにしたことを特徴とするマルチプ
ロセッサの負荷分散制御方式。 ２、前記負荷分散型プロセッサ（２）は、複数の未処理
のイベント情報を格納するバッファ（４）を有し、 前記共通メモリ（３）に、各負荷分散型プロセッサ（２
）の使用率及び空きバッファ数を含むふくそう情報を設
定する領域を設け、 前記共通メモリ（３）アクセス時に、それぞれの負荷分
散型プロセッサ（２）のふくそう状態に応じて、取込み
イベント情報の数を決定するようにしたことを特徴とす
る請求項１に記載のマルチプロセッサの負荷分散制御方
式。[Claims] 1. In a multiprocessor comprising a plurality of function distributed processors (1) and a plurality of load distribution processors (2), the plurality of function distribution processors (1) and a plurality of load distribution A common memory (3) that can be accessed from any of the load-balanced processors (2) is provided, and the function-distributed processor (1) includes information for specifying processing to be executed by the load-balanced processor (2). Event information is stored in the common memory (3), and the load-balanced processors (2) each access the common memory (3) at different timings to capture the event information. Features a multiprocessor load distribution control method. 2. The load-balanced processor (2) has a buffer (4) for storing a plurality of unprocessed event information, and each load-balanced processor (2) has a buffer (4) for storing a plurality of unprocessed event information;
), and when accessing the common memory (3), the number of captured event information is set according to the congestion state of each load-balanced processor (2). 2. The multiprocessor load distribution control method according to claim 1, wherein the multiprocessor load distribution control method
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24866890A JPH04129399A (en) | 1990-09-20 | 1990-09-20 | Load decentralizing control system for multiprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24866890A JPH04129399A (en) | 1990-09-20 | 1990-09-20 | Load decentralizing control system for multiprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129399A true JPH04129399A (en) | 1992-04-30 |
Family
ID=17181561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24866890A Pending JPH04129399A (en) | 1990-09-20 | 1990-09-20 | Load decentralizing control system for multiprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129399A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009171054A (en) * | 2008-01-11 | 2009-07-30 | Nakayo Telecommun Inc | Distributed call control type ip telephony system |
| JP2009199433A (en) * | 2008-02-22 | 2009-09-03 | Fujitsu Ltd | Network processing apparatus and program |
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1990
- 1990-09-20 JP JP24866890A patent/JPH04129399A/en active Pending
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