JPH04128668A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To control correctly dispersion of voltage threshold values among adjacent check pattern transistors by selecting a test transistor from multiple check pattern transistors. CONSTITUTION:In the case that an address signal SA2 is '0' when SA1 is '0', both output signals from inverter circuits I1 and I2 become '1', among NAND circuits N1 to N4, only the N1 decoder signal S1 becomes '1' and the decoder signals S2 to S4 of the rest of the NAND circuits N2 and N4 become '0'. When the output signals S1 to S4 of these NAND circuits and a gate voltage vG are input, among transfer gates of T1-T4, only transfer gate T1 is turned ON, a threshold voltage VTP1 of a transistor QP1 is measured by applying a gate voltage vG to the gate of the transistor QP1 as a gate signal p1. Then, in the case that the address signal SA1 is '0' and SA2 is '1', the decoder signal S2 of the NAND circuit N2 in a address decoder circuit 1 becomes '1', and the threshold voltage VTP2 of a transistor QP2 is measured.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にトランジスタの特
性を測定するためのチエツクパターンをもつ半導体集積
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a check pattern for measuring characteristics of transistors.

〔従来の技術〕[Conventional technology]

一般に半導体集積回路は内部に使用しているトランジス
タの特性をモニタするために、トランジスタのしきい値
電圧測定用のチエツクパターンが挿入されている。Generally, a check pattern for measuring the threshold voltage of a transistor is inserted into a semiconductor integrated circuit in order to monitor the characteristics of the transistor used therein.

従来の半導体累積回路のチエツクパターンについて、第
３図（ａ）、（ｂ）を用いて説明する。A check pattern of a conventional semiconductor cumulative circuit will be explained with reference to FIGS. 3(a) and 3(b).

第３図（ａ）、（ｂ）に示すように半導体集積回路内の
ｎチャネルトランジスタＱｎ＋及びｐチャネルトランジ
スタＱ　ｐ　１は、夫々外部接続端子のソース端子Ｓｎ
、ＳＰ、ゲート端子Ｇ。、Ｇｐ及びドレイン端子Ｄｎ、
Ｄ、に接続している。As shown in FIGS. 3(a) and 3(b), the n-channel transistor Qn+ and the p-channel transistor Qp1 in the semiconductor integrated circuit each have a source terminal Sn, which is an external connection terminal.
, SP, gate terminal G. , Gp and drain terminal Dn,
It is connected to D.

次に、第３図に示したチエツクパターンのしきい値電圧
の測定法について説明する。Next, a method for measuring the threshold voltage of the check pattern shown in FIG. 3 will be explained.

ｎチャネルトランジスタＱ。１の場合、ゲート端子Ｇ７
に正の電位を与えて行き、しきい値電圧を測定する。n-channel transistor Q. 1, gate terminal G7
A positive potential is applied to and the threshold voltage is measured.

ｐチャネルトランジスタＱ　ｐ　１の場合は、ゲート端
子Ｇ、に負の電位を与えて行き、しきい値電圧を測定す
る。In the case of the p-channel transistor Q p 1, a negative potential is applied to the gate terminal G, and the threshold voltage is measured.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

現在の半導体集積回路は、高集積化、高密度化のための
トランジスタの微細化が進み、トランジスタのチャネル
長も短くなっている。In current semiconductor integrated circuits, transistors are being miniaturized to achieve higher integration and higher density, and the channel length of the transistors is also becoming shorter.

この微細化によって隣接するトランジスタ間でもチャネ
ル長がばらつきが生じ、それらのトランジスタのしきい
値のばらつきが大きなものとなっている。This miniaturization causes variations in channel length between adjacent transistors, resulting in large variations in the threshold values of these transistors.

そのためセンスアンプなどの隣接するトランジスタを使
用する回路において、トランジスタ特性の対称性を回路
設計に活用することが困難になり、回路特性を低下させ
ることになった。This has made it difficult to utilize the symmetry of transistor characteristics in circuit design in circuits that use adjacent transistors, such as sense amplifiers, resulting in deterioration of circuit characteristics.

そこで、回路特性を低下させない様な半導体集積回路を
設計する上で、隣接するトランジスタの特性のばらつき
を把握し、回路設計に反映することが求められる。Therefore, in designing a semiconductor integrated circuit that does not degrade circuit characteristics, it is necessary to understand the variations in characteristics of adjacent transistors and reflect them in circuit design.

しかし、従来のしきい値電圧を測定するチエツクパター
ンを持つ半導体集積回路は、単体トランジスタでしきい
値電圧を測定する構成となっているため、隣接したトラ
ンジスタのしきい値電圧を測定することが出来ず、また
複数のチエツクパターンのトランジスタのしきい値電圧
を測定する場合、測定器の接続時に発生する接触抵抗の
ばらつきによって、トランジスタしきい値電圧の測定に
誤差を生ずるという欠点があった。However, conventional semiconductor integrated circuits with check patterns for measuring threshold voltages are configured to measure threshold voltages using single transistors, making it difficult to measure the threshold voltages of adjacent transistors. Furthermore, when measuring the threshold voltages of transistors in a plurality of check patterns, there is a drawback that variations in contact resistance that occur when connecting measuring instruments cause errors in the measurement of the transistor threshold voltages.

その上、複数のトランジスタのチエツクパターンを構成
する為には、ゲート、ドレインソースの外部出力端子が
多くなり、チップ面積も大きくなるという欠点も持って
いた。Furthermore, in order to configure a check pattern for a plurality of transistors, the number of external output terminals such as gates, drains, and sources increases, resulting in a large chip area.

すなわち、外部出力端子は深針により測定する為、数十
μｍ２程度の深針用バットが必要となるため、複数のチ
エツクパターンのトランジスタを測定するなめにはチッ
プ面積が大きくなる。That is, since the external output terminal is measured with a deep needle, a butt for the deep needle of about several tens of micrometers is required, so the chip area becomes large in order to measure transistors of a plurality of check patterns.

本発明の目的は小さなチップ面積で隣接するトランジス
タのしきい値電圧のばらつきを把握できるチエツクパタ
ーンのトランジスタを有する半導体集積回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit having a check pattern of transistors that can detect variations in threshold voltages of adjacent transistors with a small chip area.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体集積回路は、複数のアドレス信号を入力
して論理組合せによりデコーダ信号を出力するアドレス
デコーダ回路と、前記デコード信号を入力して共通ゲー
ト端子に印加された測定用のゲート電圧をトランスファ
ーゲートを介して切換出力するゲート電圧出力切換回路
と、ゲートが前記切換出力されたゲート電圧を受けソー
スが共通ソース端子にまたドレインが共通ドレイン端子
にそれぞれ接続する複数の被測定ＭＯ３）−ランジスタ
とを有して構成されている。The semiconductor integrated circuit of the present invention includes an address decoder circuit that inputs a plurality of address signals and outputs a decoder signal by logical combination, and a circuit that inputs the decoded signals and transfers a gate voltage for measurement applied to a common gate terminal. A gate voltage output switching circuit that switches and outputs the output via a gate, and a plurality of MO3) transistors to be measured whose gates receive the switched and output gate voltage and whose sources are connected to a common source terminal and whose drains are connected to a common drain terminal, respectively. It is configured with

〔実施例〕〔Example〕

次に本発明について、図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は、本発明の第１の実施例のチエツクパターン模
式図である。FIG. 1 is a schematic diagram of a check pattern according to a first embodiment of the present invention.

半導体集積回路は、アドレス信号ＳＡｌ　＋　Ｓ　Ａ２
を入力してデコーダ信号８１〜Ｓ４を出力するアドレス
デコーダ回路１と、デコーダ信号をトランスファーゲー
トＴ１〜Ｔ４に入力して共通ゲート端子Ｇのゲート電圧
ｖ（、を被測定のｐチャネルＭＯＳトランジスタＱｐｔ
〜Ｑｐ４のゲートに切換えて供給するゲート電圧出力切
換回路２とを有している。The semiconductor integrated circuit uses the address signal SAl + S A2
address decoder circuit 1 which inputs decoder signals 81 to S4 and outputs decoder signals 81 to S4, and inputs the decoder signals to transfer gates T1 to T4 to determine the gate voltage v(,) of the common gate terminal G of the p-channel MOS transistor Qpt to be measured.
.about.Qp4 and a gate voltage output switching circuit 2 that switches and supplies the gate voltage to the gates of Qp4.

アドレスデコーダ回路１は、インバータ回路Ｉ、、Ｉ２
とＮＡＮＤ回路Ｎ１〜Ｎ４で構成される。アドレス入力
端子Ａ、、Ａ２がら入力されて出力するデコーダ信号８
１〜＄４は、トランスファーゲートＴ、〜Ｔ４のゲート
に印加される。共通ドレイン端子り及び共通ソース端子
ＳはｐチャネルトランジスタＱｐｔ〜Ｑ、４のドレイン
及びソースに共通に接続している。Address decoder circuit 1 includes inverter circuits I, , I2
and NAND circuits N1 to N4. Decoder signal 8 input from address input terminals A, , A2 and output
1 to $4 are applied to the gates of transfer gates T, ~T4. A common drain terminal and a common source terminal S are commonly connected to the drains and sources of p-channel transistors Qpt to Q,4.

共通ゲート端子Ｇは、トランスファーゲートＴ１〜Ｔ４
を介してｐチャネルトランジスタＱｐｌ〜Ｑｐ４のそれ
ぞれのゲートに電位を与える。The common gate terminal G is connected to the transfer gates T1 to T4.
A potential is applied to the gates of each of p-channel transistors Qpl to Qp4 via.

次に、動作を説明する。Next, the operation will be explained.

アドレスデコーダ回路１のアドレス信号ＳＡＩが”　ｏ
　”でＳＡ２が“０″の場合、インバータ回路１１と１
２の出力信号が共に′１”となり、この信号を受けてＮ
ＡＮＤ回路Ｎ、がらＮ４のうち、Ｎ１のデコーダ信号Ｓ
ｌのみが“１”となり、残りのＮＡＮＤ回路Ｎ２からＮ
４の出力のデコーダ信号Ｓ２〜Ｓ４はＯ′°となる。Address signal SAI of address decoder circuit 1 is "o"
” and SA2 is “0”, inverter circuits 11 and 1
Both output signals of 2 become '1', and upon receiving this signal, N
Of the AND circuits N and N4, the decoder signal S of N1
Only l becomes "1", and the remaining NAND circuits N2 to N
The decoder signals S2 to S4 of the outputs of 4 are O'°.

このＮＡＮＤ回路の出力信号Ｓｌ−′−８４をゲート電
圧Ｖ。を入力とするトランスファーゲートＴ１〜Ｔ４の
うち、トランファーゲートＴ、のみがオン状態となり、
ゲート信号ｐ１としてゲート電圧ＶｏをトランジスタＱ
　ｐ　Ｉのゲートに与えることによりトランジスタＱ　
ｐ　１のしきい値電圧Ｖ、Ｐ。The output signal Sl-'-84 of this NAND circuit is applied to the gate voltage V. Of the transfer gates T1 to T4 that input
The gate voltage Vo is applied to the transistor Q as the gate signal p1.
By applying p to the gate of transistor Q
Threshold voltage V, P of p 1.

を測定する。Measure.

次にアドレス信号ＳＡ１が０°Ｚ　ＳＡ□が１′”の場
合、アドレスデコーダ回路１のＮＡＮＤ回路Ｎ２のデコ
ーダ信号Ｓ２が′１”となり、トランジスタＱｐ２のし
きい値電圧ＶＴＰ２を測定する。Next, when the address signal SA1 is 0°Z SA□ is 1''', the decoder signal S2 of the NAND circuit N2 of the address decoder circuit 1 becomes '1', and the threshold voltage VTP2 of the transistor Qp2 is measured.

同様にして、トランジスタＱ　９３１　ＱＥ＋４のしき
い値電圧ｖｔｐ３　、　ＶＴＰ４を測定する。Similarly, the threshold voltages vtp3 and VTP4 of the transistor Q 931 QE+4 are measured.

本実施例によれば、測定器は一度各共通端子Ｇ、Ｓ、Ｄ
に接続すれば良く、接続の差によるしきい値電圧Ｖ丁の
測定誤差は無くなる。また、複数のトランジスタに対し
て１組の共通ゲート、共通ソース及び共通ドレイン端子
を設ければ良く、端子総面積は小さい。According to this embodiment, the measuring instrument once connects each common terminal G, S, D
This eliminates the measurement error of the threshold voltage V due to the connection difference. Furthermore, it is sufficient to provide one set of common gate, common source, and common drain terminals for a plurality of transistors, and the total terminal area is small.

第２図は、本発明の第２の実施例のチエツクパターン模
式図である。FIG. 2 is a schematic diagram of a check pattern according to a second embodiment of the present invention.

アドレスデコーダ回路１．は第１図のアドレスデコーダ
１のＮＡＮＤ論理をＡＮＤ論理に変えて出力信号を正論
理出力とし、ゲート電圧出力切換回路２．により４つの
ｎチャネルＭＯＳトランジスタＱＩ、１〜Ｑｎ４を順次
切換えてしきい値電圧Ｖ、、、〜ＶＴゎ、を測定してい
る。Address decoder circuit 1. 1 changes the NAND logic of address decoder 1 in FIG. 1 to AND logic to make the output signal a positive logic output, and gate voltage output switching circuit 2. The four n-channel MOS transistors QI,1 to Qn4 are sequentially switched to measure the threshold voltages V, .

〔発明の効果〕〔Effect of the invention〕

以上説明した様に本発明は、アドレスデコーダ回路を使
用し、外部出力端子のアドレス信号によって複数のチエ
ツクパターンのトランジスタから被測定トランジスタを
選択することにより、単体のチエツクパターンのトラン
ジスタではなく、隣接する複数のチエツクパターンのし
きい値電圧を測定することが出来る。As explained above, the present invention uses an address decoder circuit to select a transistor to be measured from among transistors in a plurality of check patterns in response to an address signal from an external output terminal. Threshold voltages of multiple check patterns can be measured.

また、アドレスデコーダ回路の出力によりチエツクパタ
ーンのトランジスタを選択することによって、測定器の
接続を変えずに隣接する複数のチエツクパターンのトラ
ンジスタのしきい値電圧が測定出来るので、測定器の接
触抵抗のばらつきを無視した隣接するチエツクパターン
のトランジスタのしきい値電圧となる。In addition, by selecting transistors in a check pattern using the output of the address decoder circuit, the threshold voltages of transistors in multiple adjacent check patterns can be measured without changing the connection of the measuring device, which reduces the contact resistance of the measuring device. This is the threshold voltage of transistors in adjacent check patterns, ignoring variations.

よって、隣接するチエツクパターンのトランジスタのし
きい値電圧のばらつきが、正確に把握できるという効果
がある６ さらに、本発明によれば、各トランジスタのゲート端子
、ソース端子、ドレイン端子を共通にしてチップ面積を
小さくすることが出来る。Therefore, it is possible to accurately grasp the variation in threshold voltage of transistors in adjacent check patterns.6 Furthermore, according to the present invention, the gate terminal, source terminal, and drain terminal of each transistor are made common to the chip. The area can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例のチエツクパターン模式
図、第２図は本発明の第２の実施例のチエツクパターン
模式図、第３図（ａ）、（ｂ）は従来の半導体集積回路
のｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯ３
）−ランジスタのチエツクパターン模式図である。 １．１．・・・アドレスデコーダ回路、２．２１・・・
ゲート電圧出力切換回路、Ｄ・・・共通ドレイン端子、
Ｇ・・・共通ゲート端子、■３〜■６・・・インバータ
、Ｍ１〜Ｍ４・・・アンド回路、Ｎ１〜Ｎ４・・・ＮＡ
ＮＤ回路、Ｑ　ｎ　１〜Ｑａ４・・・ｎチャネルＭＯＳ
トランジスタ、Ｑ　ｐ、％　Ｑ　ｐ４・・・ｎチャネル
ＭＯＳトランジスタ、Ｓ・・・共通ソース端子、Ｓｌ−
Ｓ４・・・デコーダ信号、Ｓ＾Ｉ＋ＳＡ２・・・アドレ
ス信号、Ｔ】〜Ｔ８・・・トランスファーゲート、Ｖｏ
・・・グーｌ−電圧。FIG. 1 is a schematic diagram of a check pattern according to a first embodiment of the present invention, FIG. 2 is a schematic diagram of a check pattern according to a second embodiment of the present invention, and FIGS. 3(a) and (b) are diagrams of a conventional semiconductor. Integrated circuit n-channel MOS transistor and p-channel MO3
) is a schematic diagram of a check pattern of a transistor. 1.1. ...address decoder circuit, 2.21...
Gate voltage output switching circuit, D... common drain terminal,
G... Common gate terminal, ■3 to ■6... Inverter, M1 to M4... AND circuit, N1 to N4... NA
ND circuit, Q n 1 to Qa4...n channel MOS
Transistor, Q p, % Q p4...n channel MOS transistor, S...common source terminal, Sl-
S4...Decoder signal, S^I+SA2...Address signal, T]~T8...Transfer gate, Vo
...Goo l-voltage.

Claims (1)

【特許請求の範囲】[Claims] 複数のアドレス信号を入力して論理組合せによりデコー
ダ信号を出力するアドレスデコーダ回路と、前記デコー
ド信号を入力して共通ゲート端子に印加された測定用の
ゲート電圧をトランスファーゲートを介して切換出力す
るゲート電圧出力切換回路と、ゲートが前記切換出力さ
れたゲート電圧を受けソースが共通ソース端子にまたド
レインが共通ドレイン端子にそれぞれ接続する複数の被
測定ＭＯＳトランジスタとを有することを特徴とする半
導体集積回路。An address decoder circuit that inputs a plurality of address signals and outputs a decoder signal by logical combination; and a gate that inputs the decoded signals and switches and outputs a measurement gate voltage applied to a common gate terminal via a transfer gate. A semiconductor integrated circuit comprising a voltage output switching circuit and a plurality of MOS transistors to be measured whose gates receive the switched and output gate voltage and whose sources are connected to a common source terminal and whose drains are connected to a common drain terminal, respectively. .