JPH04128469U - Automatic gain adjustment device for image reading device - Google Patents
Automatic gain adjustment device for image reading deviceInfo
- Publication number
- JPH04128469U JPH04128469U JP4527291U JP4527291U JPH04128469U JP H04128469 U JPH04128469 U JP H04128469U JP 4527291 U JP4527291 U JP 4527291U JP 4527291 U JP4527291 U JP 4527291U JP H04128469 U JPH04128469 U JP H04128469U
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- converter
- image
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000012545 processing Methods 0.000 description 48
- 238000003705 background correction Methods 0.000 description 41
- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 15
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000011218 segmentation Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 238000012937 correction Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000013643 reference control Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000006837 decompression Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 リニアリティーに優れ、かつ高価なＦＥＴト
ランジスタが不要な自動利得調整装置を提供する。
【構成】 この自動利得調整装置は、ＣＣＤ２１と、Ｃ
ＣＤ２１で読み取られたアナログ画像信号をディジタル
信号に変換するＡ／Ｄコンバータ２５との間に設けられ
ている。そして、Ａ／Ｄコンバータ２５の出力信号レベ
ルを検出するスイッチ回路４１と、スイッチ回路４１の
オン、オフ制御によってＡ／Ｄコンバータ２５のリファ
レンス電圧を制御するリファレンス電圧制御手段として
のコンデンサ４４及び抵抗４５とを備えている。
(57) [Summary] [Objective] To provide an automatic gain adjustment device that has excellent linearity and does not require expensive FET transistors. [Configuration] This automatic gain adjustment device consists of a CCD 21 and a CCD 21.
It is provided between the A/D converter 25 and the A/D converter 25 which converts the analog image signal read by the CD 21 into a digital signal. A switch circuit 41 detects the output signal level of the A/D converter 25, and a capacitor 44 and a resistor 45 serve as reference voltage control means for controlling the reference voltage of the A/D converter 25 by on/off control of the switch circuit 41. It is equipped with
Description
【０００１】0001
本考案は、画像読み取り装置の自動利得調整装置に関し、特に、画像読み取り 部と、この画像読み取り部で読み取られたアナログ画像信号をディジタル信号に 変換するＡ／Ｄコンバータとの間に設けられた画像読み取り装置の自動利得調整 装置に関する。 The present invention relates to an automatic gain adjustment device for an image reading device, and in particular, to an automatic gain adjustment device for an image reading device. converts the analog image signal read by the image reading section into a digital signal. Automatic gain adjustment of the image reading device installed between the converting A/D converter Regarding equipment.
【０００２】0002
たとえばファクシミリ装置等の画像形成装置においては、ＣＣＤセンサ等で読 み取られた画像情報が、Ａ／Ｄコンバータでディジタル信号に変換されて画像処 理回路に入力される。この場合、特に色地原稿等を読み取った場合には、通常の 白地原稿の場合に比較して文字等の画像信号の強度が低下する。この画像信号強 度の低下による画像上のコントラストの変化を避けるために、従来のファクシミ リ装置では、Ａ／Ｄコンバータの前段に自動利得調整回路（以下、ＡＧＣ回路と 記す）が設けられている。 For example, in image forming devices such as facsimile machines, the The captured image information is converted into a digital signal by an A/D converter and subjected to image processing. input to the logic circuit. In this case, especially when scanning a colored original, the normal The intensity of image signals such as characters is reduced compared to the case of a blank original. This image signal strength In order to avoid contrast changes on the image due to a decrease in In this system, an automatic gain adjustment circuit (hereinafter referred to as AGC circuit) is installed before the A/D converter. ) is provided.
【０００３】 従来のファクシミリ装置におけるＡＧＣ回路では、Ａ／Ｄコンバータのアナロ グ信号入力端子に入力される画像信号自体の信号強度を調整し、Ａ／Ｄコンバー タの出力信号のレベルを制御している。0003 The AGC circuit in conventional facsimile machines uses the analog A/D converter. Adjusts the signal strength of the image signal itself input to the video signal input terminal, and converts the A/D converter. controls the level of the output signal of the controller.
【０００４】0004
前記のように、従来のＡＧＣ回路では、画像信号自体の信号強度を調整してい る。このため、Ａ／Ｄ変換を精度良く行わせるためには、リニアリティーの良好 なＡＧＣ回路を構成する必要がある。このようなＡＧＣ回路を実現しようとすれ ば、リニアリティーの良い高価なＦＥＴトランジスタが必要となり、装置全体の コストアップを招く。 As mentioned above, conventional AGC circuits do not adjust the signal strength of the image signal itself. Ru. Therefore, in order to perform A/D conversion with high accuracy, it is necessary to have good linearity. It is necessary to configure a suitable AGC circuit. Let's try to realize such an AGC circuit. For example, an expensive FET transistor with good linearity is required, which reduces the overall cost of the device. This results in increased costs.
【０００５】 本考案の目的は、リニアリティーに優れ、かつ高価なＦＥＴトランジスタが不 要な画像読取り装置の自動利得調整装置を提供することにある。[0005] The purpose of this invention is to provide excellent linearity and eliminate the need for expensive FET transistors. An object of the present invention is to provide an automatic gain adjustment device for an essential image reading device.
【０００６】[0006]
本考案に係る画像読み取り装置の自動利得調整装置は、画像読み取り部と、こ の画像読み取り部で読み取られたアナログ画像信号をディジタル信号に変換する Ａ／Ｄコンバータとの間に設けられている。そして、Ａ／Ｄコンバータの出力信 号レベルを検出するＡ／Ｄ出力レベル検出手段と、Ａ／Ｄ出力レベル検出手段の 検出結果に応じてＡ／Ｄコンバータのリファレンス電圧を制御するリファレンス 電圧制御手段とを備えている。 The automatic gain adjustment device for an image reading device according to the present invention includes an image reading section and an automatic gain adjustment device for an image reading device. Converts the analog image signal read by the image reading unit into a digital signal. It is provided between the A/D converter and the A/D converter. Then, the output signal of the A/D converter A/D output level detection means for detecting signal level; Reference that controls the reference voltage of the A/D converter according to the detection result and voltage control means.
【０００７】[0007]
本考案に係る画像読み取り装置の自動利得調整装置では、Ａ／Ｄコンバータの 出力信号レベルを検出する。そして、この検出結果に応じて、Ａ／Ｄコンバータ のリファレンス電圧を制御する。 In the automatic gain adjustment device for an image reading device according to the present invention, the A/D converter Detect the output signal level. Then, according to this detection result, the A/D converter control the reference voltage of
【０００８】 たとえば、Ａ／Ｄコンバータの出力信号のレベルが大きい場合は、これを検出 してＡ／Ｄコンバータのリファレンス電圧が大きくなるように制御する。これに より、リファレンス電圧と比較される、Ａ／Ｄコンバータのアナログ画像入力信 号が小さくなったことと等価となり、Ａ／Ｄコンバータの出力信号レベルは小さ くなる。逆に、Ａ／Ｄコンバータの出力信号のレベルが小さい場合には、リファ レンス電圧を小さくする。これにより、Ａ／Ｄコンバータのアナログ画像入力信 号が大きくなったことと等価となる。[0008] For example, if the level of the A/D converter output signal is high, this can be detected. The reference voltage of the A/D converter is controlled to be large. to this The analog image input signal of the A/D converter is compared with the reference voltage. This is equivalent to a smaller signal, and the output signal level of the A/D converter is smaller. It becomes. Conversely, if the level of the A/D converter output signal is low, the reference Reduce the lens voltage. This allows the analog image input signal of the A/D converter to This is equivalent to an increase in the number.
【０００９】 Ａ／Ｄコンバータにおいては、リファレンス電圧に対するリニアリティーは良 好であり、このため従来装置のような高価なＦＥＴトランジスタを用いることな くリニアリティーの良好な自動利得調整を実現できる。[0009] In an A/D converter, linearity with respect to the reference voltage is good. This eliminates the need to use expensive FET transistors as in conventional devices. Automatic gain adjustment with good linearity can be achieved.
【００１０】0010
【実施例】全体構成 図１は、本考案の一実施例が採用されたファクシミリ装置の全体ブロック構成 図である。 図１において、本装置は、全体のシステム制御及び画像情報の伝送、通信制御 及び網制御のコントロールを行うためのＣＰＵ１を有している。このＣＰＵ１に は、ＲＯＭ２及び画像データ等を記憶するためのＲＡＭ３がバス４を介して接続 されている。また、このＣＰＵ１には、ラインメモリ及びその制御部５と画像情 報の冗長度を除去したり、冗長度を復元するための情報圧縮・復元部６と、伝送 制御、誤り制御等を行うための通信制御部７と、回線に接続される網制御部８と 、読取り及び記録のための画像処理等を行う読取り処理部及び記録処理部９と、 インターフェイス１０とが接続されている。読取り処理部及び記録処理部９には 、ＣＣＤ等を含む読取り走査部１１と、サーマルヘッド等を含む記録走査部１２ とが接続されている。また通信制御部７には、変調及び復調を行うモデム１３が 接続されている。インターフェイス１０には、キースイッチや表示部等の配置さ れたパネル部１４と、ドライバやセンサ等の機構制御部１５とが接続されている 。読取り処理部及び記録処理部９と、パネル部１４とは、インターフェイス１６ を介して相互に接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Overall Configuration FIG. 1 is an overall block diagram of a facsimile machine in which an embodiment of the present invention is adopted. In FIG. 1, this apparatus has a CPU 1 for controlling the entire system, transmitting image information, controlling communication, and controlling network. A ROM 2 and a RAM 3 for storing image data and the like are connected to the CPU 1 via a bus 4. The CPU 1 also includes a line memory and its control unit 5, an information compression/restoration unit 6 for removing redundancy of image information and restoring redundancy, and a line memory and its control unit 5 for performing transmission control, error control, etc. A communication control section 7, a network control section 8 connected to a line, a reading processing section and a recording processing section 9 that perform image processing for reading and recording, and an interface 10 are connected. A reading and scanning section 11 including a CCD and the like, and a recording and scanning section 12 including a thermal head and the like are connected to the reading and recording processing section 9. Further, a modem 13 that performs modulation and demodulation is connected to the communication control section 7. Connected to the interface 10 are a panel section 14 in which key switches, a display section, and the like are arranged, and a mechanism control section 15 such as a driver and a sensor. The reading processing section and recording processing section 9 and the panel section 14 are connected to each other via an interface 16 .
【００１１】画像データ読取り系 図１における画像データ読取り系のブロック図を図２に示す。読取り処理部（ 及び記録処理部）９には、シェーディング補正や中間調画像データのためのディ ザ処理を行うための画像処理回路２０が設けられている。読取り走査部１１のＣ ＣＤ２１は、ドライバ回路２２を介して画像処理回路２０により駆動されるよう になっている。ＣＣＤ２１と、このＣＣＤ２１によって読み取られた画像データ を処理する画像処理回路２０との間には、順にサンプルホールド（ＳＨ）回路２ ３と、オート・リファレンス・コントロール（ＡＲＣ）回路２４と、Ａ／Ｄコン バータ２５とが接続されている。サンプルホールド回路２３は、ＣＣＤ２１から の各画素データを一旦ホールドするとともに、各画素データに重畳されている直 流電圧を除去するための回路である。またＡＲＣ回路２４は、後述するように、 Ａ／Ｄコンバータのリファレンス電圧を制御するための回路である。Ａ／Ｄコン バータ２５によってディジタル化された各画素データは、画像処理回路２０を介 してＲＡＭ２６（図１のＲＡＭ３に相当）に格納されるようになっている。ここ で、本実施例のＡ／Ｄコンバータ２５は、６ビット構成とする。また、ＲＡＭ２ ６は、８ビット構成となっている。なお、読取り走査部１１を構成する光源とし ての蛍光灯２７は、インバータ２８を介してＣＰＵ１により点灯制御されるよう になっている。 Image Data Reading System FIG. 2 shows a block diagram of the image data reading system in FIG. 1. The reading processing section (and recording processing section) 9 is provided with an image processing circuit 20 for performing shading correction and dither processing for halftone image data. The CCD 21 of the reading scanning section 11 is driven by an image processing circuit 20 via a driver circuit 22. A sample hold (SH) circuit 23, an auto reference control (ARC) circuit 24, and an A/D circuit are connected between the CCD 21 and an image processing circuit 20 that processes image data read by the CCD 21. A converter 25 is connected. The sample and hold circuit 23 is a circuit for temporarily holding each pixel data from the CCD 21 and removing the DC voltage superimposed on each pixel data. Further, the ARC circuit 24 is a circuit for controlling the reference voltage of the A/D converter, as will be described later. Each pixel data digitized by the A/D converter 25 is stored in the RAM 26 (corresponding to the RAM 3 in FIG. 1) via the image processing circuit 20. Here, the A/D converter 25 of this embodiment has a 6-bit configuration. Further, the RAM 26 has an 8-bit configuration. Incidentally, the fluorescent lamp 27 as a light source constituting the reading scanning section 11 is controlled to be turned on by the CPU 1 via an inverter 28.
【００１２】読取り走査部 読取り走査部１１の概略構成を図３に示す。この読取り走査部１１は、前述の ようにＣＣＤ２１と、蛍光灯２７とを有している。ＣＣＤ２１と対向する位置に は、原稿の搬送をガイドするとともに、シェーディング補正用データを作成する 際の白基準となる基準板３０が配置されている。そして、ＣＣＤ２１と基準板３ ０との間には、レンズ３１が設けられている。原稿載置トレイ３２と排出トレイ ３３との間には、原稿を搬送するための搬送系３４が設けられている。搬送系３ ４は、原稿載置トレイ３２に載置された原稿を装置内部に取り込むための給紙ロ ーラ３５と、原稿を搬送するための第１及び第２の搬送ローラ３６，３７と、こ れらのローラを駆動するためのモータ３８とを有している。原稿載置トレイ３２ の下方には、原稿が載置されたことを検出するための原稿検出センサ３９が設け られている。 Reading Scanning Section A schematic configuration of the reading scanning section 11 is shown in FIG. The reading/scanning section 11 includes the CCD 21 and the fluorescent lamp 27 as described above. At a position facing the CCD 21, a reference plate 30 is arranged that guides the conveyance of the document and serves as a white reference when creating shading correction data. A lens 31 is provided between the CCD 21 and the reference plate 30. A transport system 34 for transporting the original is provided between the original placing tray 32 and the output tray 33. The transport system 34 includes a paper feed roller 35 for taking the original placed on the original tray 32 into the apparatus, first and second transport rollers 36 and 37 for transporting the original, and these rollers. and a motor 38 for driving the rollers. A document detection sensor 39 is provided below the document placement tray 32 for detecting that a document is placed.
【００１３】ＡＲＣ回路 前記ＡＲＣ回路２４は、図４に示すようにサンプルホールド回路２３からの信 号を増幅してＡ／Ｄコンバータ２５のアナログ信号入力端子に入力する増幅部２ ４ｂと、Ａ／Ｄコンバータ２５のリファレンス電圧入力端子に接続されたリファ レンス電圧コントロール部２４ａとから構成されている。リファレンス電圧コン トロール部２４ａは、Ａ／Ｄコンバータ２５からのオーバーフロー信号を受けて Ａ／Ｄコンバータ２５のリファレンス電圧を制御するための回路であり、その回 路図を図５に示す。 ARC circuit As shown in FIG. 4, the ARC circuit 24 includes an amplifying section 24b that amplifies the signal from the sample hold circuit 23 and inputs it to the analog signal input terminal of the A/D converter 25, and an A/D converter 24b. The reference voltage control section 24a is connected to a reference voltage input terminal of the converter 25. The reference voltage control section 24a is a circuit for receiving an overflow signal from the A/D converter 25 and controlling the reference voltage of the A/D converter 25, and a circuit diagram thereof is shown in FIG.
【００１４】 図５において、リファレンス電圧コントロール部２４ａは、電源４０と、Ａ／ Ｄコンバータ２５との間に設けられたスイッチ４１を有している。スイッチ４１ は、画像処理回路２０のシェーディング補正回路５２（図６参照）からのオーバ ーフロー信号によってオンオフ制御されるものであり、シェーディング補正後の データがオーバーフローしたときにオンとなり、オーバーフローしない場合には オフとなる。すなわちこのスイッチ４１は、シェーディング補正後の出力信号レ ベルを検出する機能を有している。また、電源４０とスイッチ４１との間には抵 抗４２が設けられており、Ａ／Ｄコンバータ２５とスイッチ４１との間には、バ ッファとしてのオペアンプ４３が設けられている。スイッチ４１とオペアンプ４ ３との間と、アースとの間には、コンデンサ４４及び抵抗４５が並列に接続され ている。これらのコンデンサ４４及び抵抗４５によって、Ａ／Ｄコンバータ２５ のリファレンス電圧を制御する手段が構成されている。また、オペアンプ４３と Ａ／Ｄコンバータ２５との間にはコンデンサ４６が設けられている。[0014] In FIG. 5, the reference voltage control section 24a includes a power supply 40 and an A/ It has a switch 41 provided between it and the D converter 25. switch 41 is the overflow from the shading correction circuit 52 (see FIG. 6) of the image processing circuit 20. – It is on/off controlled by the flow signal, and after shading correction Turns on when data overflows, otherwise It turns off. In other words, this switch 41 controls the output signal level after shading correction. It has a function to detect bells. In addition, there is a resistor between the power supply 40 and the switch 41. A resistor 42 is provided between the A/D converter 25 and the switch 41. An operational amplifier 43 is provided as a buffer. Switch 41 and operational amplifier 4 3 and the ground, a capacitor 44 and a resistor 45 are connected in parallel. ing. By these capacitor 44 and resistor 45, A/D converter 25 Means for controlling the reference voltage of the reference voltage is configured. Also, operational amplifier 43 and A capacitor 46 is provided between the A/D converter 25 and the A/D converter 25.
【００１５】画像処理回路 次に、読取り系の画像処理回路２０を図６により詳細に説明する。 画像処理回路２０は、ＣＰＵ１やＣＣＤ駆動用のドライバー回路２２等との間 で信号の授受を行うタイミング発生回路５０と、シェーディング補正データ作成 用のデータ変換回路５１と、シェーディング補正を行うためのシェーディング補 正回路５２と、ラインメモリを含み、ＲＡＭ２６との間でデータの授受を行うデ ータタイミング操作回路５３と、中間調画像と２値画像との判別を行う増域区分 回路５４と、２値画像データに対してエッジ強調処理を行うためのエッジ強調回 路５５と、ディザ処理等を行うためのコンパレータ５６とを主に有している。 Image Processing Circuit Next, the reading system image processing circuit 20 will be explained in detail with reference to FIG. The image processing circuit 20 includes a timing generation circuit 50 that exchanges signals with the CPU 1 and a driver circuit 22 for driving the CCD, a data conversion circuit 51 for creating shading correction data, and a shading circuit 51 for performing shading correction. A correction circuit 52, a data timing operation circuit 53 that includes a line memory and exchanges data with the RAM 26, an increase division circuit 54 that discriminates between a halftone image and a binary image, and a binary image data It mainly includes an edge emphasis circuit 55 for performing edge emphasis processing on the data, and a comparator 56 for performing dither processing and the like.
【００１６】 前記データ変換回路５１は、シェーディング補正データが読み取られた際、Ａ ／Ｄコンバータ２５から出力される６ビットパラレルデータをシリアルデータに 変換するものである。また、シェーディング補正回路５２は、たとえば図７に示 すように、乗算及び除算回路５２ｂを有している。そして、ＲＡＭ２６からデー タ変換回路５１を介してシェーディング補正データが入力され、乗算及び除算回 路５２ｂで画素データとの間で乗算及び除算が行われる。また、この乗算及び除 算回路５２ｂからは、シェーディング補正後のデータがオーバフローしているこ とを示すオーバーフロー信号がＡＲＣ回路２４に対して出力される。[0016] The data conversion circuit 51 converts A when the shading correction data is read. Converts 6-bit parallel data output from /D converter 25 to serial data It is something that converts. Further, the shading correction circuit 52 may be configured as shown in FIG. 7, for example. As such, it has a multiplication and division circuit 52b. Then, data from RAM26 is The shading correction data is input through the data conversion circuit 51, and the multiplication and division operations are performed. Multiplication and division are performed with the pixel data in path 52b. Also, this multiplication and division The arithmetic circuit 52b detects that the data after shading correction has overflowed. An overflow signal indicating this is output to the ARC circuit 24.
【００１７】 データタイミング操作回路５３は、図８に示すように、後述する像域区分処理 に用いられる５ビットの目的画素Ｄ０と、その周囲のそれぞれ２ビットの３つの 周辺画素ＤＡ，ＤＢ，ＤＣとをＲＡＭ２６に書き込み、また読み出すための回路 である。ここで、以下の説明では、画素ＤＡを前々ライン現画素、画素ＤＢを前 ライン前画素、画素ＤＣを現ライン現画素と記す。像域区分回路５４は、図９に 示すように、判別部５４ａと、データ変換部５４ｂとから構成されている。判別 部５４ａは、データタイミング操作回路５３からの画素データにより、目的画素 が中間調画像を構成する画素であるか、２値画像を構成する画素であるかを判別 するための回路である。また、データ変換部５４ｂは、目的画素が２値画像を構 成する画素であると判別されたとき、当該画素を強制的に白又は黒レベルに変換 する回路である。[0017] As shown in FIG. 8, the data timing manipulation circuit 53 performs image area segmentation processing, which will be described later. The 5-bit target pixel D0 used for A circuit for writing and reading peripheral pixels DA, DB, and DC into the RAM 26 It is. Here, in the following explanation, pixel DA is the current pixel in the previous line, and pixel DB is the current pixel in the previous line. The previous pixel on the line, pixel DC, is referred to as the current pixel on the current line. The image area segmentation circuit 54 is shown in FIG. As shown, it is composed of a determining section 54a and a data converting section 54b. discrimination The unit 54a selects a target pixel based on the pixel data from the data timing operation circuit 53. Determine whether the pixels are forming a halftone image or a binary image. This is a circuit for Further, the data conversion unit 54b converts the target pixel into a binary image. Forcibly converts the pixel to white or black level when it is determined that the pixel is This is a circuit that does this.
【００１８】 データ変換回路５１及びデータタイミング操作回路５３と、ＲＡＭ２６との間 には、データの入出力制御を行うためのＩ／Ｏセレクタ５７が設けられている。 また、増域区分回路５４及びエッジ強調回路５５と、コンパレータ５６との間に は、いずれか一方の回路からのデータを選択するためのセレクタ５８が設けられ ている。また、この画像処理回路２０には、コンパレータ５６に設定すべきコン パレートレベルが格納された中間調コンパレートレベル回路５９と、２値コンパ レートレベル回路６０とが設けられている。中間調コンパレートレベル回路５９ には、ディザ処理のためのディザパターンデータが格納されている。このディザ パターンは、ｎ×ｎ画素のドットマトリクスからなり、その中のｎ2 個の画素の 白黒判定しきい値を画素ごとに変化させているものである。このディザパターン データをコンパレータ５６のコンパレートレベルとすることにより、ディザ処理 が可能となる。また、２値コンパレートレベル回路６０には、複数段階で白黒の 判断を行うためのレベルデータが格納されている。各コンパレートレベル回路５ ９，６０とコンパレータ５６との間には、２つのコンパレートレベル回路５９， ６０のうちのいずれかのデータを選択するためのセレクタ６１が設けられている 。なお、各セレクタ５８，６１は、ＣＰＵ１からの制御信号によって制御される 。An I/O selector 57 for controlling data input/output is provided between the data conversion circuit 51 and data timing manipulation circuit 53 and the RAM 26 . Further, a selector 58 is provided between the band increasing division circuit 54, the edge emphasis circuit 55, and the comparator 56 for selecting data from either one of the circuits. The image processing circuit 20 is also provided with a halftone comparison level circuit 59 in which a comparison level to be set in the comparator 56 is stored, and a binary comparison level circuit 60. The halftone comparison level circuit 59 stores dither pattern data for dither processing. This dither pattern consists of a dot matrix of n×n pixels, in which black and white determination thresholds for n 2 pixels are changed for each pixel. By using this dither pattern data as the comparison level of the comparator 56, dither processing becomes possible. Further, the binary comparison level circuit 60 stores level data for determining black and white in multiple stages. A selector 61 is provided between each comparator level circuit 59, 60 and the comparator 56 for selecting data from one of the two comparator level circuits 59, 60. Note that each selector 58, 61 is controlled by a control signal from the CPU 1.
【００１９】システム制御 次に、図１０のフローチャートにしたがって本実施例のファクシミリ装置のシ ステム全体の制御動作について説明する。 本装置のプログラムがスタートすると、ステップＳ１で初期設定が行われる。 次に、ステップＳ２では、通信のためのコーリング信号を受信したか否かを判断 する。またステップＳ３では、原稿が原稿載置トレイ３２上に載置されたか否か を判断する。さらにステップＳ４では、送信のためのキーが押されたか否かを判 断する。またステップＳ５では、他のキーが押されたか否かを判断する。 System Control Next, the control operation of the entire system of the facsimile machine of this embodiment will be explained according to the flowchart of FIG. When the program of this device starts, initial settings are performed in step S1. Next, in step S2, it is determined whether a calling signal for communication has been received. Further, in step S3, it is determined whether the original is placed on the original placing tray 32 or not. Furthermore, in step S4, it is determined whether a key for transmission has been pressed. Also, in step S5, it is determined whether any other key has been pressed.
【００２０】 いずれかの発信端末からのコーリング信号を受信すると、ステップＳ２での判 断がＹＥＳとなってステップＳ６に移行する。ステップＳ６では、相手先端末と の間で伝送制御を行って通信のための準備を行う。次に、通信のための準備が完 了すると、ステップＳ７に移行する。ステップＳ７では、受信準備が完了したこ とを示す信号を相手先端末側に送出する。この状態で相手先端末側からの送信を 待って、信号が送られてきた場合にはステップＳ８で受信処理を実行する。[0020] When a calling signal is received from one of the calling terminals, the judgment is made in step S2. The answer is YES and the process moves to step S6. In step S6, the destination terminal and Performs transmission control between the two and prepares for communication. Next, preparations for communication are complete. Once completed, the process moves to step S7. In step S7, the reception preparation is completed. A signal indicating this is sent to the other party's terminal. In this state, transmission from the other party's terminal After waiting, if a signal is sent, reception processing is executed in step S8.
【００２１】 ステップＳ８での受信処理時には、回線から受信した画像情報は、網制御部８ を通過してモデム１３で復調され、通信制御部７及びバス４を介してＲＡＭ３に 蓄積される。このＲＡＭ３に蓄積されたデータは、順次、情報圧縮・復元部６に 送られ、冗長度を復元されてラインメモリ・制御部５に送られる。そして、この ラインメモリ・制御部５に一旦記憶された画像情報は、記録処理部９を介して記 録走査部１２に送られ、用紙上に記録されて再生される。この受信処理が終了し た場合には、ステップＳ９でＹＥＳと判断されてメインルーチンに戻る。[0021] During the reception process in step S8, the image information received from the line is sent to the network control unit 8. is demodulated by the modem 13, and is stored in the RAM 3 via the communication control unit 7 and the bus 4. Accumulated. The data stored in this RAM 3 is sequentially sent to the information compression/decompression unit 6. The data is sent to the line memory/control unit 5 after its redundancy is restored. And this The image information once stored in the line memory/control unit 5 is recorded via the recording processing unit 9. The information is sent to the recording/scanning section 12, recorded on paper, and reproduced. This reception process has finished. If so, YES is determined in step S9 and the process returns to the main routine.
【００２２】 また、原稿を相手先へ送るために原稿載置トレイ３２に原稿が載置された場合 には、このことが原稿検出スイッチ３９によって検出され、プログラムはステッ プＳ３からステップＳ１０に移行する。ステップＳ１０では、給紙ローラ３５を 所定量回転させて、原稿を取り込み、第１搬送ローラ３６に原稿先端をニップさ せる。次にステップＳ１１では、蛍光灯２７を点灯させる。これにより、基準板 ３０に対して光が照射される。次にステップＳ１２では、ＣＣＤ２１を駆動して 、シェーディング補正用の画像データ（基準板３０のデータ）を読み込む。そし てステップＳ１３において、ステップＳ１２で得られたシェーディング補正デー タを、画像用のデータが格納されるＲＡＭ２６内の余った領域（詳細は後述する ）に格納する。このステップＳ１３での処理が終了すれば、メインルーチンに戻 る。[0022] Also, when a document is placed on the document tray 32 in order to send the document to the other party, This is detected by the original detection switch 39, and the program The process moves from step S3 to step S10. In step S10, the paper feed roller 35 is The document is rotated a predetermined amount to take in the document, and the leading edge of the document is nipped by the first conveyance roller 36. let Next, in step S11, the fluorescent lamp 27 is turned on. This allows the reference plate 30 is irradiated with light. Next, in step S12, the CCD 21 is driven. , reads image data for shading correction (data of the reference plate 30). stop In step S13, the shading correction data obtained in step S12 is The remaining area in the RAM 26 where image data is stored (details will be described later). ). When the process in step S13 is completed, the process returns to the main routine. Ru.
【００２３】 次に、送信キーが押された場合には、ステップＳ４からステップＳ２０に移行 する。ステップＳ２０では、原稿載置トレイ３２に原稿が載置されているか否か を判断する。原稿が載置されていない場合には、ステップＳ２１に移行し、アラ ームを出力してメインルーチンに戻る。[0023] Next, if the send key is pressed, the process moves from step S4 to step S20. do. In step S20, whether or not a document is placed on the document tray 32 is determined. to judge. If no original is placed, the process moves to step S21 and an alarm is displayed. output the program and return to the main routine.
【００２４】 原稿が原稿載置トレイ３２上に載置されている場合には、ステップＳ２０から ステップＳ２２に移行する。ステップＳ２２では、相手先端末との間で伝送制御 を行って送信の準備を行う。そして、この伝送制御処理において相手先端末から 受信準備完了信号が送出されてきた場合には、ステップＳ２３に移行する。ステ ップＳ２３では、原稿の画像情報の読み込みを行う。この場合には、原稿は第１ 及び第２の搬送ローラ３６，３７によって搬送され、その情報がＣＣＤ２１によ って読み取られる。次にステップＳ２４では、原稿載置時に格納したシェーディ ング補正データを読み出し、シェーディング補正回路５２に送出する。[0024] If the original is placed on the original tray 32, the process starts from step S20. The process moves to step S22. In step S22, transmission control is performed with the destination terminal. and prepare for sending. In this transmission control process, the destination terminal If the reception preparation completion signal has been sent, the process moves to step S23. Ste In step S23, image information of the document is read. In this case, the manuscript is and the second conveyance rollers 36 and 37, and the information is sent to the CCD 21. It is read as. Next, in step S24, the shady file stored when placing the document is The shading correction data is read out and sent to the shading correction circuit 52.
【００２５】 ここで、シェーディング補正データは、シェーディング補正回路５２の乗算及 び除算回路５２ｂに与えられ、読み取られた画素データとシェーディング補正デ ータとが乗算及び除算されてシェーディング補正が行われる。[0025] Here, the shading correction data is multiplied by the shading correction circuit 52. and the division circuit 52b, and the read pixel data and shading correction data are Shading correction is performed by multiplying and dividing the data.
【００２６】 次にステップＳ２５では、シェーディング補正処理やエッジ強調処理等の画像 処理のなされた画像データが、画像処理回路２０から送られてきたか否かを判断 する。画像データが送られてきた場合には、ステップＳ２６で送信処理を実行す る。[0026] Next, in step S25, the image is subjected to shading correction processing, edge emphasis processing, etc. Determine whether processed image data has been sent from the image processing circuit 20 do. If image data is sent, a sending process is executed in step S26. Ru.
【００２７】 送信処理時には、前記画像処理回路２０から送られてきたデータを一旦ライン メモリ・制御部５に記憶する。そして、ラインメモリ・制御部５から画像データ を読み出しながら、その冗長度を除去し、バス４を介して再びこのデータをＲＡ Ｍ３に蓄積する。次に、このＲＡＭ３からデータを読み出し、通信制御部７を介 してモデム１３に送出する。モデム１３では変調が行われ、この変調された信号 は網制御部８を介して回線へ送り出される。ステップＳ２７では、送信が終了し たか否かを判断する。すべての原稿についての送信が終了すれば、ステップＳ２ ８で蛍光灯２７をオフし、メインルーチンに戻る。[0027] During transmission processing, the data sent from the image processing circuit 20 is once sent to the line. It is stored in the memory/control unit 5. Then, the image data is sent from the line memory/control unit 5. While reading the data, remove its redundancy and RA this data again via bus 4. Accumulate in M3. Next, data is read from this RAM 3 and transmitted via the communication control section 7. and sends it to the modem 13. Modulation is performed in the modem 13, and this modulated signal is sent to the line via the network control section 8. In step S27, the transmission is completed. Determine whether or not. Once all manuscripts have been sent, step S2 At step 8, the fluorescent lamp 27 is turned off and the process returns to the main routine.
【００２８】 なお、他のキーが押された場合には、ステップＳ５からステップＳ２９に移行 し、押されたキーに応じた処理を実行してメインルーチンに戻る。[0028] Note that if another key is pressed, the process moves from step S5 to step S29. Then, execute the process according to the pressed key and return to the main routine.
【００２９】シェーディング補正データ作成処理 シェーディング補正データの作成は、前記図１０のフローチャートで示すよう に、原稿が原稿載置トレイ３２に載置され、給紙ローラ３５によって取り込まれ た後に基準板３０の画像データをもとにして行われる。なお、このシェーディン グ補正データを作成する場合には、Ａ／Ｄコンバータ２５のリファレンス電圧は 一定にしておく。すなわち、この処理では、ＡＲＣ回路２４において、一定のリ ファレンス電圧をＡ／Ｄコンバータ２５のリファレンス電圧入力端子に与え続け る。 Shading correction data creation process Shading correction data is created as shown in the flowchart of FIG. This is done based on image data. Note that when creating this shading correction data, the reference voltage of the A/D converter 25 is kept constant. That is, in this process, the ARC circuit 24 continues to apply a constant reference voltage to the reference voltage input terminal of the A/D converter 25.
【００３０】 基準板３０の画像データは、Ａ／Ｄコンバータ２５によってディジタル信号に 変換され、画像処理回路２０に入力されてくる。ここでは、Ａ／Ｄコンバータ２ ５からの６ビットディジタルデータは、データ変換回路５１及びシェーディング 補正回路５２に入力される。データ変換回路５１では、６ビットのパラレル信号 がシリアルデータに変換され、１ビットずつＩ／Ｏセレクタ５７を介してＲＡＭ ２６内に格納される。ここで、ＲＡＭ２６は前述のように８ビット構成となって いるが、そのうちの５ビットは各画素データを記憶するために用いられ、また２ ビットは後述する増域区分処理における周辺画素データの記憶用として用いられ ている。したがって、１ビットは余っているので、この余った１ビットの領域に シリアルデータに変換されたシェーディング補正データが格納される。[0030] The image data of the reference plate 30 is converted into a digital signal by the A/D converter 25. The image is converted and input to the image processing circuit 20. Here, A/D converter 2 The 6-bit digital data from 5 is processed by the data conversion circuit 51 and shading. It is input to the correction circuit 52. In the data conversion circuit 51, the 6-bit parallel signal is converted into serial data and sent bit by bit to the RAM via the I/O selector 57. 26. Here, the RAM 26 has an 8-bit configuration as described above. Of these, 5 bits are used to store each pixel data, and 2 bits are used to store each pixel data. The bits are used to store peripheral pixel data in the area increase segmentation process described later. ing. Therefore, there is 1 bit left over, so in this leftover 1 bit area, Shading correction data converted to serial data is stored.
【００３１】 このように、６ビットのパラレルデータがシリアルデータに変換されてＲＡＭ ２６内に格納されるので、以降の５画素についてシェーディング補正データが作 成されない。そして、６画素目のシェーディング補正データが、前記同様にパラ レルデータからシリアルデータに変換され、１ビットずつＲＡＭ２６内の余った 領域に格納される。このような書き込み動作によって、６画素ごとに１つのシェ ーディング補正データがＲＡＭ２６内に格納されることとなる。[0031] In this way, 6-bit parallel data is converted to serial data and stored in RAM. 26, so shading correction data is created for the following 5 pixels. Not done. Then, the shading correction data of the 6th pixel is changed to the parameter as above. The serial data is converted to serial data, and the remaining data in the RAM 26 is converted bit by bit. stored in the area. This write operation writes one sheet for every 6 pixels. The editing correction data will be stored in the RAM 26.
【００３２】原稿画像情報の読み取り動作 送信キーが押され、前記図１１のステップＳ２３で画像データ読み込み指令が ＣＰＵ１からあった場合には、以下の手順で原稿の画像情報が読み取られる。 すなわち、ドライバー回路２２によってＣＣＤ２１を駆動し、原稿の画像情報 であるアナログ画像信号を出力させる。このＣＣＤ２１からのアナログ画像信号 は、サンプルホールド回路２３に入力される。このサンプルホールド回路２３で は、画像信号が一時ホールドされ、また画像信号に重畳している直流電圧が除去 される。サンプルホールド回路２３の出力は、ＡＲＣ回路２４の増幅部２４ｂを 介してＡ／Ｄコンバータ２５に入力される。ここで、ＡＲＣ回路２４は、後述す るオートリファレンスコントロール動作によってサンプルホールド回路２３から のアナログ画像信号のレベルを調整する。Ａ／Ｄコンバータ２５では、アナログ 画像信号を６ビットディジタル信号に変換し、画像処理回路２０に送出する。 Reading Operation of Original Image Information When the transmission key is pressed and an image data reading command is issued from the CPU 1 in step S23 of FIG. 11, the image information of the original is read in the following procedure. That is, the driver circuit 22 drives the CCD 21 to output an analog image signal that is image information of the document. This analog image signal from the CCD 21 is input to a sample hold circuit 23. In this sample and hold circuit 23, the image signal is temporarily held, and the DC voltage superimposed on the image signal is removed. The output of the sample hold circuit 23 is input to the A/D converter 25 via the amplification section 24b of the ARC circuit 24. Here, the ARC circuit 24 adjusts the level of the analog image signal from the sample hold circuit 23 by an auto-reference control operation to be described later. The A/D converter 25 converts the analog image signal into a 6-bit digital signal and sends it to the image processing circuit 20.
【００３３】 画像処理回路２０では、Ａ／Ｄコンバータ２５からのディジタル信号がシェー ディング補正回路５２に入力される。一方、画素データの入力に同期して、ＲＡ Ｍ２６からシェーディング補正データが１ビットずつ読み出され、これらのデー タはデータ変換回路５１で６ビットパラレルデータに変換される。シェーディン グ補正回路５２では、画素データとシェーディング補正データとによって、前述 したようなシェーディング補正を行う。この動作によって、シェーディング補正 データとしては、６つの連続する画素に対して１つの６ビットパラレルデータが 作成され、またこのシェーディング補正データは６画素ごとに更新される。この 様子を図１２に示している。すなわち、画素データＤ１〜Ｄ６に対してシェーデ ィング補正データＣ１によってシェーディング補正がかけられ、また画素データ Ｄ７〜Ｄ１２に対して次のシェーディング補正データＣ２によってシェーディン グ補正がかけられる。[0033] In the image processing circuit 20, the digital signal from the A/D converter 25 is The signal is input to the correction circuit 52. On the other hand, in synchronization with the input of pixel data, the RA Shading correction data is read out bit by bit from M26, and these data are The data is converted into 6-bit parallel data by a data conversion circuit 51. sjödin The shading correction circuit 52 uses the pixel data and the shading correction data as described above. Perform shading correction as shown below. This operation allows shading correction The data is one 6-bit parallel data for six consecutive pixels. This shading correction data is updated every 6 pixels. this The situation is shown in FIG. That is, shader data is applied to pixel data D1 to D6. Shading correction is applied using the shading correction data C1, and the pixel data Shading is performed for D7 to D12 using the next shading correction data C2. correction can be applied.
【００３４】 前記のようにしてシェーディング補正のかけられたデータは、データタイミン グ操作回路５３に入力される。データタイミング操作回路５３は、後述する増域 区分処理のために、目的画素及び周辺画素の画素データを、順次更新しながらＲ ＡＭ２６内に格納する。そして、ＲＡＭ２６内から読み出した画素データを増域 区分回路５４に送出する。増域区分回路５４では、後述する増域区分処理を行っ て５ビットの画像データを出力する。また、エッジ強調回路５５では、２値用の 画像処理として、エッジ強調処理を行って７ビットあるいは８ビットの画素デー タを出力する。これらの画素データは、セレクタ５８によって選択され、そのう ちのいずれか一方がコンパレータ５６に出力される。このコンパレータには、セ レクタ６１によって選択された２値用のコンパレートレベルあるいは中間調用の コンパレートレベル（ディザパターン）が入力されている。コンパレータ５６は 、このコンパレートレベルと画素データとを比較し、得られたデータをＣＰＵ１ に転送する。なお、セレクタ５８，６１は、ＣＰＵ１によって制御されている。 これにより、中間調モードが選択された場合には、増域区分回路５４からの画素 データと中間調コンパレートレベルとが比較され、ディザ処理が行われて、得ら れた中間調データがＣＰＵ１に転送される。また、２値モードの場合は、エッジ 強調回路５５からの画素データと、２値コンパレートレベルとが比較され、白あ るいは黒の２値データがＣＰＵ１に転送される。[0034] The data that has been subjected to shading correction as described above is input to the operating circuit 53. The data timing manipulation circuit 53 has a range increaser which will be described later. For segmentation processing, the pixel data of the target pixel and surrounding pixels are updated sequentially. Store in AM26. Then, the pixel data read out from the RAM 26 is expanded. It is sent to the division circuit 54. The range increase division circuit 54 performs range increase division processing, which will be described later. outputs 5-bit image data. In addition, in the edge emphasis circuit 55, the binary As image processing, edge emphasis processing is performed to create 7-bit or 8-bit pixel data. Output data. These pixel data are selected by the selector 58 and Either one of them is output to the comparator 56. This comparator includes Comparator level for binary or halftone selected by the rectifier 61 Comparator level (dither pattern) is input. The comparator 56 is , this comparison level is compared with the pixel data, and the obtained data is sent to the CPU 1. Transfer to. Note that the selectors 58 and 61 are controlled by the CPU 1. As a result, when the halftone mode is selected, the pixels from the gain dividing circuit 54 are The data is compared to the midtone comparator level, dithered, and the resulting The resulting halftone data is transferred to the CPU 1. In addition, in the case of binary mode, the edge The pixel data from the emphasis circuit 55 and the binary comparison level are compared, and the white The blue or black binary data is transferred to the CPU 1.
【００３５】オートリファレンスコントロール動作 原稿の画像データを画像処理回路２０に取り込む際、ＡＲＣ回路２４によって Ａ／Ｄコンバータ２５のリファレンス電圧がＡ／Ｄコンバータ２５の出力によっ て制御される。 ＣＣＤ２１からの画像データは、サンプルホールド回路２３に送出される。サ ンプルホールド回路２３の出力は、ＡＲＣ回路２４の増幅部２４ｂにより増幅さ れてＡ／Ｄコンバータ２５のアナログ入力端子に入力される。一方、シェーディ ング補正回路５２のオーバーフロー信号はリファレンス電圧コントロール部２４ ａに入力されており、このオーバーフロー信号によって制御されたリファレンス 電圧が、Ａ／Ｄコンバータ２５のリファレンス電圧入力端子に入力されている。 Auto-reference control operation When the image data of the original is taken into the image processing circuit 20, the reference voltage of the A/D converter 25 is controlled by the output of the A/D converter 25 by the ARC circuit 24. Image data from the CCD 21 is sent to a sample hold circuit 23. The output of the sample hold circuit 23 is amplified by the amplifying section 24b of the ARC circuit 24 and input to the analog input terminal of the A/D converter 25. On the other hand, the overflow signal of the shading correction circuit 52 is input to the reference voltage control section 24a, and the reference voltage controlled by this overflow signal is input to the reference voltage input terminal of the A/D converter 25.
【００３６】 たとえば、増幅部２４ｂの出力であるアナログ画像データの信号レベルが大き い場合には、Ａ／Ｄコンバータ２５においてディジタル信号に変換され、またシ ェーディング補正された際にオーバーフローが生じる。オーバーフローが生じる と、その旨の信号がリァレンス電圧コントロール部２４ａのスイッチ４１を制御 する。すなわち、オーバーフロー信号によりスイッチ４１がオンとなり、これに より電源４０によってコンデンサ４４が充電される。すると、Ａ／Ｄコンバータ ２５のリファレンス電圧であるオペアンプ４３の出力電圧が高くなる。Ａ／Ｄコ ンバータ２５においてリファレンス電圧が高くなると、Ａ／Ｄ変換後のディジタ ルデータは小さくなる。これにより、アナログ画像信号のレベルが大きい場合に も、それに伴ってリファレンス電圧が大きくなるのでＡ／Ｄコンバータ２５から 出力されるディジタルデータの値は小さくなる。そして、オーバーフローが生じ なくなると、スイッチ４１がオフとなる。これにより、コンデンサ４４に充電さ れた電荷は抵抗４５を介して徐々に放電され、リファレンス電圧も徐々に小さく なる。これにより、前記とは逆にＡ／Ｄコンバータ２５から出力されるディジタ ルデータの値は大きくなる。[0036] For example, the signal level of the analog image data output from the amplifying section 24b is high. If not, it is converted into a digital signal in the A/D converter 25, and Overflow occurs when fading is corrected. overflow occurs and a signal to that effect controls the switch 41 of the reference voltage control section 24a. do. In other words, the overflow signal turns on the switch 41, which causes The capacitor 44 is then charged by the power source 40. Then, the A/D converter The output voltage of the operational amplifier 43, which is the reference voltage of 25, increases. A/D co When the reference voltage increases in the inverter 25, the digital value after A/D conversion increases. file data will be smaller. This allows you to However, since the reference voltage increases accordingly, the voltage from the A/D converter 25 increases. The value of the output digital data becomes smaller. and overflow occurs When it runs out, the switch 41 is turned off. As a result, the capacitor 44 is charged. The charge is gradually discharged through the resistor 45, and the reference voltage gradually decreases. Become. As a result, contrary to the above, the digital output from the A/D converter 25 The value of the file data becomes larger.
【００３７】 このように、Ａ／Ｄコンバータ２５のリファレンス電圧を変化させることによ り、Ａ／Ｄコンバータ２５の出力データが利得調整されたと同様になる。このた め、Ａ／Ｄコンバータ２５の前段に、電界効果トランジスタ等を用いたオートゲ インコントロール回路が不要となり、安価な回路構成とすることができる。[0037] In this way, by changing the reference voltage of the A/D converter 25, The result is the same as if the output data of the A/D converter 25 had been gain adjusted. others Therefore, an autogenerator using a field effect transistor or the like is installed before the A/D converter 25. An in-control circuit is not required, and an inexpensive circuit configuration can be achieved.
【００３８】増域区分処理 この増域区分処理は、原稿に写真情報と文字情報とが混在する場合に、各画素 ごとに写真情報であるか文字情報であるかを判別して後段の中間調処理部である コンパレータ５６にデータを送るものである。 Area increase segmentation processing This area increase segmentation process, when a document contains photographic information and text information, determines whether each pixel is photographic information or text information, and then divides the subsequent halftones. The data is sent to the comparator 56 which is a processing section.
【００３９】 まず、データタイミング操作回路５３では、ＲＡＭ２６から、前ライン現画素 の５ビットデータを読み出すとともに、シェーディング補正回路５２からの現ラ イン現画素の５ビットデータを書き込む。また、前々ライン現画素の２ビットデ ータを読み出すとともに、前記ＲＡＭ２６から読み出した前ライン現画素の２ビ ットデータを書き込む。このようにして、目的画素Ｄ０及びその周辺画素ＤＡ， ＤＢを用意する。これらのデータ及びシェーディング補正回路５２からの現ライ ン現画素のうちの２ビットデータＤＣが像域区分回路５４に入力される。[0039] First, the data timing operation circuit 53 reads the current pixel of the previous line from the RAM 26. At the same time, the current color from the shading correction circuit 52 is read out. Writes 5-bit data of the current pixel. Also, the 2-bit data of the current pixel in the previous line At the same time, the 2 bits of the current pixel of the previous line read out from the RAM 26 are read out. Write cut data. In this way, the target pixel D0 and its surrounding pixels DA, Prepare a DB. These data and the current light from the shading correction circuit 52 The 2-bit data DC of the current pixel is input to the image area segmentation circuit 54.
【００４０】 像域区分回路５４では、その判別部５４ａにおいて、周辺画素ＤＡ，ＤＢ，Ｄ Ｃから、その中心の目的画素Ｄ０が中間調画像である写真情報を構成する画素で あるか、２値画像である文字情報を構成する画素であるかを判断する。この判断 は、図１４に示すテーブルを参照して行う。[0040] In the image area segmentation circuit 54, in its discrimination section 54a, peripheral pixels DA, DB, D From C, the central target pixel D0 is a pixel that constitutes photographic information that is a halftone image. It is determined whether the pixel is a pixel that constitutes character information that is a binary image. this judgment is performed with reference to the table shown in FIG.
【００４１】 たとえば図１３（Ａ）に示すように、周辺画素ＤＡ，ＤＢ，ＤＣの上位２ビッ トがそれぞれ「１０」、「０１」、「１０」で中間的濃度であり、また目的画素 Ｄ０（５ビット）が「Ｆ16（１６進数）」（以下、単にＦと記す）であって中間 的濃度であれば、目的画素Ｄ０は中間調画素（写真情報）と判断する。また、（ Ｂ）に示すように、周辺画素の上位２ビットが「１０」、「１１」、「１０」で あって中間的濃度あるいは白っぽい濃度であり、目的画素Ｄ０が「８」で黒っぽ い濃度である場合には、目的画素Ｄ０を文字情報と判断し、目的画素を黒「０」 とする。また、（Ｃ）に示すように、周辺画素の上位２ビットが「００」、「０ １」、「０１」であって中間的濃度あるいは黒っぽい濃度であり、目的画素が「 １Ａ」であっで白っぽい濃度である場合には、目的画素を文字情報と判断してこ れを白「１Ｆ」とする。For example, as shown in FIG. 13A, the upper two bits of peripheral pixels DA, DB, and DC are "10", "01", and "10", respectively, which are intermediate densities, and the target pixel D0 ( 5 bits) is "F 16 (hexadecimal number)" (hereinafter simply referred to as F) and has an intermediate density, the target pixel D0 is determined to be an intermediate tone pixel (photo information). Furthermore, as shown in (B), the upper two bits of the surrounding pixels are "10", "11", and "10", which means that the density is intermediate or whitish, and the target pixel D0 is "8", which means that the density is black. If so, the target pixel D0 is determined to be text information, and the target pixel is set to black "0". In addition, as shown in (C), the upper two bits of the surrounding pixels are "00", "0 1", and "01", which means that the density is intermediate or blackish, and the target pixel is "1A", which means that the target pixel is "1A". If the density is whitish, the target pixel is determined to be text information and is set to white "1F".
【００４２】 このようにして、目的画素を、その周辺の画素の濃度に応じて写真情報である か文字情報であるかを判別し、写真情報の場合は画素データをそのままコンパレ ータ５６側に送って、ここでディザ処理のためのディザパターンを通す。また、 文字情報であると判断された場合は、その画素データをデータ変換部５４ｂにて 真っ白または真っ黒に変換した後にコンパレータ５６に送り、ディザ処理のため のディザパターンを通す。これにより、中間調モードで画像読み取り処理を行っ た場合にも、写真情報についてはディザ処理が行われ、また文字情報については 文字がぼけてしまうのを防止することができる。[0042] In this way, the target pixel has photographic information according to the density of the surrounding pixels. If it is photographic information, the pixel data is directly compared. The signal is sent to the data processor 56 side, where a dither pattern for dither processing is passed. Also, If it is determined that the pixel data is character information, the data conversion unit 54b converts the pixel data into After converting to pure white or pure black, it is sent to comparator 56 for dither processing. pass through the dither pattern. This allows image reading processing to be performed in halftone mode. Even if the photo information is dithered, the text information is This can prevent characters from becoming blurry.
【００４３】 なお、前記実施例では本考案をファクシミリ装置に適用したが、他の画像読取 り装置にも同様に適用することができる。[0043] In the above embodiment, the present invention was applied to a facsimile machine, but it can also be applied to other image reading devices. It can be similarly applied to other devices.
【００４４】[0044]
以上のように本考案では、Ａ／Ｄコンバータの出力信号レベルを検出し、この 検出結果に応じてＡ／Ｄコンバータのリファレンス電圧を制御して自動利得調整 を行うので、従来装置のような高価なＦＥＴトランジスタを用いることなくリニ アリティーの良好な自動利得調整を行うことができる。 As described above, the present invention detects the output signal level of the A/D converter and detects the output signal level of the A/D converter. Automatic gain adjustment by controlling the reference voltage of the A/D converter according to the detection result Because it performs Automatic gain adjustment with good arity can be performed.
【図１】本考案の一実施例が採用されたファクシミリ装
置の全体ブロック図。FIG. 1 is an overall block diagram of a facsimile machine employing an embodiment of the present invention.
【図２】前記ファクシミリ装置の読み取り系のブロック
図。FIG. 2 is a block diagram of a reading system of the facsimile machine.
【図３】前記装置の読み取り走査部の概略構成図。FIG. 3 is a schematic configuration diagram of a reading scanning section of the device.
【図４】ＡＲＣ回路のブロック図。FIG. 4 is a block diagram of an ARC circuit.
【図５】前記ＡＲＣ回路のリファレンス電圧コントロー
ル部の回路図。FIG. 5 is a circuit diagram of a reference voltage control section of the ARC circuit.
【図６】画像処理回路のブロック図。FIG. 6 is a block diagram of an image processing circuit.
【図７】シェーディング補正回路のブロック図。FIG. 7 is a block diagram of a shading correction circuit.
【図８】像域区分処理に用いられる画素の配置図。FIG. 8 is a layout diagram of pixels used in image area segmentation processing.
【図９】像域区分回路のブロック図。FIG. 9 is a block diagram of an image area segmentation circuit.
【図１０】前記ファクシミリ装置の制御フローチャー
ト。FIG. 10 is a control flowchart of the facsimile machine.
【図１１】前記ファクシミリ装置の制御フローチャー
ト。FIG. 11 is a control flowchart of the facsimile machine.
【図１２】シェーディング補正部の動作を説明するため
の図。FIG. 12 is a diagram for explaining the operation of a shading correction section.
【図１３】増域区分処理の動作を説明するための図。FIG. 13 is a diagram for explaining the operation of area increase division processing.
【図１４】増域区分処理の動作を説明するための図。FIG. 14 is a diagram for explaining the operation of area increase division processing.
２１ ＣＣＤ ２４ ＡＲＣ回路 ２４ａ リファレンス電圧コントロール部 ２４ｂ 増幅部 ２５ Ａ／Ｄコンバータ ４１ スイッチ回路 ４４ コンデンサ ４５ 抵抗 21 CCD 24 ARC circuit 24a Reference voltage control section 24b Amplification section 25 A/D converter 41 Switch circuit 44 Capacitor 45 Resistance
Claims (1)
読み取られたアナログ画像信号をディジタル信号に変換
するＡ／Ｄコンバータとの間に設けられた画像読み取り
装置の自動利得調整装置であって、前記Ａ／Ｄコンバー
タの出力信号レベルを検出するＡ／Ｄ出力レベル検出手
段と、前記Ａ／Ｄ出力レベル検出手段の検出結果に応じ
て前記Ａ／Ｄコンバータのリファレンス電圧を制御する
リファレンス電圧制御手段と、を備えた画像読み取り装
置の自動利得調整装置。1. An automatic gain adjustment device for an image reading device provided between an image reading section and an A/D converter that converts an analog image signal read by the image reading section into a digital signal, comprising: A/D output level detection means for detecting an output signal level of the A/D converter; and reference voltage control means for controlling a reference voltage of the A/D converter according to a detection result of the A/D output level detection means. and an automatic gain adjustment device for an image reading device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991045272U JP2543353Y2 (en) | 1991-05-10 | 1991-05-10 | Automatic gain adjustment device for image reading device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991045272U JP2543353Y2 (en) | 1991-05-10 | 1991-05-10 | Automatic gain adjustment device for image reading device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04128469U true JPH04128469U (en) | 1992-11-24 |
| JP2543353Y2 JP2543353Y2 (en) | 1997-08-06 |
Family
ID=31925189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991045272U Expired - Lifetime JP2543353Y2 (en) | 1991-05-10 | 1991-05-10 | Automatic gain adjustment device for image reading device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543353Y2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260372A (en) * | 1988-08-26 | 1990-02-28 | Ricoh Co Ltd | Picture processing device |
| JPH04114562A (en) * | 1990-09-05 | 1992-04-15 | Canon Inc | Picture reader |
-
1991
- 1991-05-10 JP JP1991045272U patent/JP2543353Y2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260372A (en) * | 1988-08-26 | 1990-02-28 | Ricoh Co Ltd | Picture processing device |
| JPH04114562A (en) * | 1990-09-05 | 1992-04-15 | Canon Inc | Picture reader |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543353Y2 (en) | 1997-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04128469U (en) | Automatic gain adjustment device for image reading device | |
| JP2586235B2 (en) | Shading correction device | |
| JPH0510869B2 (en) | ||
| JPH04335773A (en) | Information discriminating device for picture processor | |
| JP2543353Z (en) | ||
| JP3893891B2 (en) | Image processing device | |
| JPH0614185A (en) | Image reader | |
| JP4098876B2 (en) | Facsimile machine | |
| JPH07162667A (en) | Picture reader | |
| JP3332292B2 (en) | Image reading device | |
| JP3350611B2 (en) | Facsimile machine | |
| JPH05103201A (en) | Color facsimile equipment | |
| JP2002281302A (en) | Image area separating device, image area separating method, recording medium, image processor, image processing method and recording medium | |
| JP2991734B2 (en) | Image binarization method | |
| JP2002142157A (en) | Pixel defect correcting apparatus | |
| JP3622079B2 (en) | Image processing device | |
| JP3545464B2 (en) | Composite device | |
| JPH08168002A (en) | Facsimile equipment | |
| JPH05328120A (en) | Document reader | |
| JPH06164925A (en) | Picture processor | |
| JPH10271288A (en) | Picure reader | |
| JPH03136468A (en) | Picture signal processor | |
| JPH08125852A (en) | Picture processor | |
| JPH08204962A (en) | Facsimile equipment | |
| KR20010027261A (en) | Color Image Scanning Method Using Mono Image Sensor |