JPH04127534A - Semiconductor device - Google Patents
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- JPH04127534A JPH04127534A JP24908890A JP24908890A JPH04127534A JP H04127534 A JPH04127534 A JP H04127534A JP 24908890 A JP24908890 A JP 24908890A JP 24908890 A JP24908890 A JP 24908890A JP H04127534 A JPH04127534 A JP H04127534A
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- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
[I14要]
半導体装置に係り、特にHBT(ヘテロ接合バイポーラ
トランジスタ)に関し、
超高速性と共に低消費電力性を備え、また回路動作に十
分な高耐圧特性を有する半導体装置を提供することを目
的とし、
n型のエミッタ層と、前記エミッタ層に接合され、バン
ドギャップが前記エミッタ層よりも小さいP型のベース
層と、前記ベース層に接合され、バンドギャップが前記
ベース層と等しい第1のコレクタ層と、前記第1のコレ
クタ層に接合され、P型にプレーナドーピングされた第
2のコレクタ層と、前記第2のコレクタ層に接合され、
バンドギャップが前記第1のコレクタ層よりも大きいn
型の第3のコレクタ層とを有するように構成する。[Detailed Description of the Invention] [Required I14] A semiconductor device, which relates to a semiconductor device, particularly an HBT (heterojunction bipolar transistor), which has ultra-high speed and low power consumption, and also has high breakdown voltage characteristics sufficient for circuit operation. an n-type emitter layer, a p-type base layer bonded to the emitter layer and having a smaller bandgap than the emitter layer, and a p-type base layer bonded to the base layer and having a bandgap smaller than the base layer; a first collector layer equal to the layer; a second collector layer bonded to the first collector layer and planar-doped to P type; bonded to the second collector layer;
n whose bandgap is larger than that of the first collector layer
a third collector layer of the mold.
[産業上の利用分野〕
本発明は半導体装置に係り、特にHBT (ヘテロ接合
バイポーラトランジスタ)に関する。[Industrial Application Field] The present invention relates to a semiconductor device, and particularly to an HBT (heterojunction bipolar transistor).
HBTは、エミッタ・ベース接合にヘテロ接合を用いる
ことによってエミッタ・ベース間の電子の注入効率を高
くすることができ、またエミッタ層及びベース層のドー
ピングに制限がなく設計自由度が高くなるなめ、高速化
に適したデバイス設計が可能となる。In HBT, by using a heterojunction for the emitter-base junction, the efficiency of electron injection between the emitter and base can be increased, and there is no restriction on the doping of the emitter layer and the base layer, which increases the degree of freedom in design. This enables device design suitable for higher speeds.
このため、高速化の限界にきているといわれているSt
バイポーラトランジスタの限界を打ち破るものとして非
常に期待されている。特に化合物半導体を用いたHBT
は、ベース層及びコレクタ空乏層中の電子の伝導特性の
有利さに加え、バンド#I造も含めた設計自由度が更に
広がるので超高速化に非常に有利であり、現在盛んに研
究されている。For this reason, the St.
It is highly anticipated that it will break the limits of bipolar transistors. Especially HBT using compound semiconductors
In addition to the advantageous conduction characteristics of electrons in the base layer and collector depletion layer, the design flexibility including the band #I structure is greatly expanded, making it very advantageous for ultra-high speed, and is currently being actively researched. There is.
[従来の技術]
従来、種々の化合物半導体の中でもAlGaAs /
G a A sへテロ接合を用いたH B Tが、その
結晶成長の制御の安易さと相俟って最も活発に研究され
てきた。その結果、現存する半導体素子の中で最も早い
スイッチング速度を記録するに至っている。[Prior Art] Conventionally, among various compound semiconductors, AlGaAs/
HBT using a GaAs heterojunction has been the most actively researched because of its ease of controlling crystal growth. As a result, it has achieved the fastest switching speed of any existing semiconductor device.
そして更なる超高速化を実現するにあたってデバイス設
計造の設計上重要なことは、寄生容量や寄生抵抗の低減
と共に、ベース層とコレクタ空乏層の走行時間の低減を
図ることである0例えばベース層の走行時間については
、ベース層の薄層化と共にグレーデッドベースの採用な
どにより、またコレクタ空乏層の走行時間については、
P型コレクタやi型コレクタやBCT (Ballis
tic Co11ection Transistor
)構造などを採用して空乏層内の電界を最適化するこ
とにより、それぞれ高速化が図られている。In order to achieve even higher speeds, the important thing in device design is to reduce parasitic capacitance and parasitic resistance, as well as reduce the transit time of the base layer and collector depletion layer. The transit time of the collector depletion layer has been reduced by thinning the base layer and adopting a graded base, and
P-type collector, I-type collector, BCT (Ballis
tic Co11ection Transistor
) structure, etc., and by optimizing the electric field within the depletion layer, speeding up has been achieved.
第3図及び第4図に、通常のHBT及び高速コレクタ構
造の一つとしてi/p” /n” 411造を採用した
BCTのバンド補遺と層構造を示す。FIGS. 3 and 4 show the band addition and layer structure of a conventional HBT and a BCT that employs the i/p"/n" 411 structure as one of the high-speed collector structures.
これらHB T及びBCTにおいて、N型エミッタ層4
2.52及びP+型ベース層44.54はそれぞれ共通
するが、HBTのn型コレクタ層46の代わりに、BC
Tのコレクタ層は移動度の高いi型層56、P+型プレ
ーナドープ層58及びn+型層60からなっている。In these HBT and BCT, an N-type emitter layer 4
2.52 and P+ type base layer 44.54 are common, respectively, but instead of the n-type collector layer 46 of HBT, BC
The collector layer of T is composed of an i-type layer 56 with high mobility, a P+-type planar doped layer 58, and an n+-type layer 60.
そしてこのi/p” /n+多層コレクタ梢造補遺、P
+型プレーナドープ層58の濃度を調整することにより
、1型層56中の電界をIjLl!i化してその全領域
で電子が速度オーバーシュートを起こし、かつ不純物濃
度の低い1層を準パリスティックに走行するようになっ
ている。And this i/p''/n+multilayer collector tree construction supplement, P
By adjusting the concentration of the + type planar doped layer 58, the electric field in the type 1 layer 56 is reduced to IjLl! After becoming i, electrons cause a velocity overshoot in the entire region, and move quasi-pallistically through one layer with a low impurity concentration.
即ち、第3図に示される通常のn型コレクタ補遺のHB
Tにおいては、p+型ベース144からn型コレクタ層
46に注入された電子が直ちにしバレーに注入されるの
に対して、第4図に示されるi/p” /n+多層コレ
クタ梢造補遺CTにおいては、一定のコレクタ電圧vc
@の範囲でコレクタ層のほとんどの領域で電子は速度オ
ーバーシュートを起こし、走行速度がLバレーよりも高
い「バレー中を準パリスティックに走行することが可能
となる。従って、このi/p” /n+多層コレクタ構
造を採用することにより、素子の真性の遅延時間である
電子の走行時間、なかでもコレクタ空乏層走行時間を低
減することができる。That is, the HB of the conventional n-type collector supplement shown in FIG.
In T, electrons injected from the p+ type base 144 into the n type collector layer 46 are immediately injected into the valley, whereas in the i/p''/n+ multilayer collector topography supplement CT shown in FIG. , a constant collector voltage vc
In the range of @, electrons cause velocity overshoot in most regions of the collector layer, and are able to travel quasi-pallistically through the valley, where the traveling speed is higher than the L valley.Therefore, this i/p By employing the /n+ multilayer collector structure, it is possible to reduce the electron transit time, which is the intrinsic delay time of the device, especially the collector depletion layer transit time.
例えばAlGaAs/GaAsヘテロ接合を用いたH
B Tにi/p” /n+多層コレクタ#l造を適用し
て、最大遮断周波数105GHzが達成されたという報
告がなされ、この構造の有用性が実証されている(T、
l5ibashi et al、 uLTR^−旧GH
5PEED AlGaAs/GaAs IIETERO
JUNcTION BIPOL^RTRAMSISTO
R”、1988 International Ele
ctron DevicesMeeting TECH
NIC^L DIGEST p826−829 ) 。For example, H using AlGaAs/GaAs heterojunction
It has been reported that a maximum cutoff frequency of 105 GHz was achieved by applying the i/p''/n+ multilayer collector #l structure to B T, demonstrating the usefulness of this structure (T,
l5ibashi et al, uLTR^-old GH
5PEED AlGaAs/GaAs IIETERO
JUNcTION BIPOL^RTRAMSISTO
R”, 1988 International Ele
ctron DevicesMeeting TECH
NIC^L DIGEST p826-829).
しかし、ベース層にG a A sを用いる場合、ター
ンオン電圧が大きくなり、従って電源電圧が高くなり消
費電力も大きくなってしまうため、集積化は困難である
といわれている。However, when GaAs is used for the base layer, the turn-on voltage increases, resulting in a higher power supply voltage and higher power consumption, which is said to be difficult to integrate.
一方、ベース層にI nGaAsを用いるIn、AlA
s/InGaAsJI?1nP/InGaAsのへテロ
接合などのいわゆるナローギャップベースのへテロ接合
を用いたHBTでは、G a A sに比べて電子の移
動度が高く、高速性に優れているばかりでなく、ターン
オン電圧が低く、低消費電力性にも優れている。On the other hand, In and AlA using InGaAs for the base layer
s/InGaAsJI? HBTs using so-called narrow-gap-based heterojunctions, such as 1nP/InGaAs heterojunctions, have higher electron mobility than GaAs, and not only have superior high speeds but also have low turn-on voltages. It also has excellent low power consumption.
そこで、低消費電力化のため、上記のBCT梢造補遺ロ
ーギャップベースのへテロ接合を用いたHBT、例えば
I nAlAs/I nGaAsやInP/InGaA
sのへテロ接合を用いたHBTに適用すると、コレクタ
構造はi型1 nGaAs/P+型InGaAs/n十
型InGaAsとなる。InGaAsは電子の移動度が
非常に高いうえに、rバレーとLバレーのエネルギー差
が大きいため、速度オーバーシュートの効果もより有効
に作用する。Therefore, in order to reduce power consumption, HBTs using the above-mentioned BCT supplementary low-gap-based heterojunctions, such as InAlAs/InGaAs and InP/InGaA
When applied to an HBT using an s heterojunction, the collector structure becomes i-type 1 nGaAs/P + type InGaAs/n 0-type InGaAs. InGaAs has extremely high electron mobility and has a large energy difference between the r-valley and the L-valley, so the velocity overshoot effect works more effectively.
このようにi/p” /n+多層コレクタを有するBC
T梢造補遺 nGaAs等のナローギャプベースのへテ
ロ接合を用いたH B Tに適用すると、GaAs等の
場合に比べてより高速化に有利であると考えられる。BC with i/p”/n+multilayer collector like this
When applied to an HBT using a narrow-gap-based heterojunction such as nGaAs, it is considered to be more advantageous for speeding up than in the case of GaAs or the like.
[発明が解決しようとする課題]
しかしながら、上記従来のi/p”/n+多層コレクタ
を有するBCT構造をI nGaAs等のナローギャッ
プベースのへテロ接合を用いたHBTに適用した場合、
高速化にとっては非常に有利であるがその反面、次のよ
うな問題が生じる。[Problems to be Solved by the Invention] However, when the above-described conventional BCT structure having an i/p''/n+ multilayer collector is applied to an HBT using a narrow gap-based heterojunction such as InGaAs,
Although this is very advantageous for speeding up, on the other hand, the following problems occur.
即ち、第4図からも明らかなように、P+型プレーナド
ープ層58とn+梨型コレタM60との間の空乏層中の
電界は、通常のコレクタ構造によるコレクタ空乏層中の
場合より、更に強くなる。That is, as is clear from FIG. 4, the electric field in the depletion layer between the P+ type planar doped layer 58 and the n+ pear-shaped collector M60 is stronger than that in the collector depletion layer with a normal collector structure. Become.
従って、このコレクタ構造の耐圧はこのP+型プレーナ
ドープ層58とn生型コレクタ160とのp+ n+
接合で決まり、通常のコレクタ構造よりも更に低下する
。Therefore, the breakdown voltage of this collector structure is the p+ n+ of the P+ type planar doped layer 58 and the n-type collector 160.
It is determined by the junction, and is even lower than the normal collector structure.
しかも、ベース層にナローギャップのInGaAsを用
いる場合には、通常、コレクタ層にもInGaAsを用
いる。そしてナローギャップの半導体は、高電界下では
イオン化率が高いためにアバランシェ効果を起こし易く
、またトンネル効果ら起こりやすいため、コレクタ層に
ナローギャップの半導体を用いた場合、コレクタ耐圧は
更に低下することになる。Moreover, when narrow-gap InGaAs is used for the base layer, InGaAs is usually used for the collector layer as well. Narrow-gap semiconductors have a high ionization rate under high electric fields, making them susceptible to avalanche effects and tunnel effects. Therefore, if a narrow-gap semiconductor is used for the collector layer, the collector breakdown voltage will further decrease. become.
こうしてコレクタ耐圧特性の低下により、回路構成が非
常に制約を受け、また回路動作も困難になってしまうと
いう問題が生じる。In this way, a problem arises in that the circuit configuration is severely restricted and the circuit operation becomes difficult due to the decrease in collector breakdown voltage characteristics.
この問題の解決として、ベース層にナローギャップの半
導体を用いる場合には、コレクタ層をワイドギャップに
するダブルへテロ構造を採用することも考えられるが、
その分、コレクタ空乏層中の電子の走行に不利になり、
高速化を犠牲にすることになる。As a solution to this problem, when using a narrow-gap semiconductor for the base layer, it is possible to adopt a double-hetero structure with a wide gap for the collector layer.
Therefore, it becomes disadvantageous for the movement of electrons in the collector depletion layer,
You will sacrifice speed.
そこで本発明は、超高速性と共に低消費電力性を備え、
また回路動作に十分な高耐圧特性を有する半導体装置を
提供することを目的とする。Therefore, the present invention has ultra-high speed and low power consumption,
Another object of the present invention is to provide a semiconductor device having high breakdown voltage characteristics sufficient for circuit operation.
[課題を解決するための手段コ
上記課題は、n型のエミッタ層と、前記エミッタ層に接
合され、バンドギャップが前記エミッタ層よりも小さい
P型のベース層と、前記ベース層に接合され、バンドギ
ャップが前記ベース層と等しい第1のコレクタ層と、前
記第1のコレクタ層に接合され、P型にプレーナドーピ
ングされた第2のコレクタ層と、前記第2のコレクタ層
に接合され、バンドギャップが前記第1のコレクタ層よ
りも大きいn型の第3のコレクタ層とを有することを特
徴とする半導体装置によって達成される。[Means for Solving the Problems] The above problems include an n-type emitter layer, a P-type base layer that is bonded to the emitter layer and whose band gap is smaller than that of the emitter layer, and a P-type base layer that is bonded to the base layer, a first collector layer having a bandgap equal to that of the base layer; a second collector layer bonded to the first collector layer and planar-doped to P-type; a second collector layer bonded to the second collector layer; This is achieved by a semiconductor device characterized in that it has an n-type third collector layer with a larger gap than the first collector layer.
また、上記の半導体装置において、前記第2のコレクタ
層と前記第3のコレクタ層との間に設けられ、バンドギ
ャップが前記第2のコレクタ層との境界から徐々に大き
くなるように傾斜しかつ前記第3のコレクタ層と滑らか
に繋がっているn型の第4のコレクタ層を有することを
特徴とする半導体装置によって達成される。Further, in the above semiconductor device, the second collector layer is provided between the second collector layer and the third collector layer, and the band gap is inclined such that the band gap gradually increases from the boundary with the second collector layer. This is achieved by a semiconductor device characterized by having an n-type fourth collector layer that is smoothly connected to the third collector layer.
また、上記の半導体装置において、前記第2のコレクタ
層が、前記第1のコレクタ層と等しいバンドギャップを
有していることを特徴とする半導体装置によって達成さ
れる。Further, in the semiconductor device described above, the present invention is achieved by the semiconductor device characterized in that the second collector layer has a band gap equal to that of the first collector layer.
また、上記の半導体装置において、前記第2のコレクタ
層が、前記第1のコレクタ層との境界から徐々に大きく
なるように傾斜しているバンドギャップを有しているこ
とを特徴とする半導体装置によって達成される。Further, in the above semiconductor device, the second collector layer has a band gap that is inclined to gradually increase from a boundary with the first collector layer. achieved by.
また、上記の半導体装置において、前記ベース層及び前
記第1のコレクタ層が、GaAsのバンドギャップより
も小さいバンドギャップを有していることを特徴とする
半導体装置によって達成される。Further, the present invention is achieved by the above semiconductor device, wherein the base layer and the first collector layer have a band gap smaller than that of GaAs.
[作 用コ
本発明は、第1のコレクタ層中の電界が、ベース層と第
2のコレクタ層とにドーピングされた不純物濃度の差に
よって設定されるため、第1のコレクタ層中での電子の
速度オーバーシュートの効果が動作状態において最大に
なるように設定することができる。このため、ベース層
からコレクタ層に注入された電子は、コレクタ層の大部
分を占める第1のコレクタ層において、走行速度が高い
rバレー中を速度オーバーシュートを起こした状態で準
パリスティックに走行することができる。[Function] In the present invention, since the electric field in the first collector layer is set by the difference in the impurity concentration doped in the base layer and the second collector layer, electrons in the first collector layer are The speed overshoot effect of can be set to be maximum in operating conditions. Therefore, electrons injected from the base layer to the collector layer travel semi-pallistically in the r-valley, where the travel speed is high, with a speed overshoot in the first collector layer that occupies most of the collector layer. can do.
従って、超高速化を実現することができる。Therefore, ultra-high speed can be achieved.
また、第2のコレクタ層及び第3のコレクタ層の一部は
、p−n接合によって空乏化されて高電界となるが、第
3のコレクタ層はワイドギャップであるため、走行中の
電子が電界から運動エネルギーを得てもアバランシェ効
果の発生が防止される。また、第4のコレクタ層又は第
2及び第4のコレクタ層のバンドギャップを徐々に大き
くするように構成することにより、アバランシェ効果の
発生をより確実に防止することができる。従って、コレ
クタの高耐圧化を実現することができる。In addition, a part of the second collector layer and the third collector layer are depleted by the p-n junction, resulting in a high electric field, but since the third collector layer has a wide gap, the traveling electrons Even if kinetic energy is obtained from an electric field, avalanche effects are prevented from occurring. Further, by configuring the band gap of the fourth collector layer or the second and fourth collector layers to be gradually increased, it is possible to more reliably prevent the occurrence of the avalanche effect. Therefore, it is possible to realize a high breakdown voltage of the collector.
更に、ベース層及び第1のコレクタ層のバンドギャップ
は、GaAsより6バンドギヤツグの小さい、いわゆる
ナローギャップであるため、電子の移動度が高くなって
超高速動作が可能となると共に、ターンオン電圧を低下
させて低消費電力化を可能とする。Furthermore, the band gap of the base layer and the first collector layer is a so-called narrow gap, which is 6 band gaps smaller than that of GaAs, which increases electron mobility and enables ultrahigh-speed operation, while reducing turn-on voltage. This makes it possible to reduce power consumption.
これらにより、超高速性、低消費電力性と共に、回路動
作に必要な高耐圧特性を実現することができる。These make it possible to achieve ultra-high speed, low power consumption, and high breakdown voltage characteristics necessary for circuit operation.
[実施例]
以下、本発明を図示する実施例に基づいて具体的に説明
する。[Example] The present invention will be specifically described below based on an illustrative example.
第1図は本発明の第1の実施例によるHBTを示す断面
図である。FIG. 1 is a sectional view showing an HBT according to a first embodiment of the present invention.
InP基板12上に、厚さ300〜500nmのn+型
1nGaAsコレクタコンタクト層14が形成されてい
る。そしてこのn+型I nGaASコレクタコンタク
ト層14上に、厚さ50nmのn十型1 nGaAsP
4元混晶グレーデッド層16、厚さ1100nのn+梨
型1nPイドギャップコレクタ層18、厚さ50nmの
n1型InGaAsP4元混晶グレーデッドN20、厚
さ20nmのP1型1 nGaAsグレーナトー1層2
2、厚さ200 nmのl型1 nGaAsGaAsナ
ローギヤラグコレ2フ厚さ50〜1100nのP+型I
nGaAsベース層26、厚さ200nmのn型1n
P!ミッタ層28、厚さ50nmのn+梨型1nGaA
sP元混晶グレーデッド層30及び厚さ50nmのn+
型I nGaAsエミッタコンタクト層32が、順に積
層されて形成されている。An n+ type 1nGaAs collector contact layer 14 having a thickness of 300 to 500 nm is formed on the InP substrate 12. Then, on this n+ type I nGaAS collector contact layer 14, an n+ type 1 nGaAsP layer with a thickness of 50 nm is formed.
Quaternary mixed crystal graded layer 16, 1100n thick n+ pear-shaped 1nP id gap collector layer 18, 50nm thick n1 type InGaAsP quaternary mixed crystal graded N20, 20nm thick P1 type 1 nGaAs gray nato 1 layer 2
2. L type 1 with a thickness of 200 nm, nGaAsGaAs narrow gear lug collection 2, P+ type I with a thickness of 50 to 1100 nm
nGaAs base layer 26, 200 nm thick n-type 1n
P! Mitter layer 28, 50nm thick n+ pear-shaped 1nGaA
sP original mixed crystal graded layer 30 and 50 nm thick n+
In-type nGaAs emitter contact layers 32 are formed by stacking layers in sequence.
また、n+型1 nGaAsコレクタコンタクト層14
上、p+型InGaAsベース層26上及びn+型1
nGaAsエミッタコンタクト層32上には、それぞれ
コレクタ電極34、ベース電極36及びエミッタ電極3
8が形成されている。In addition, an n+ type 1 nGaAs collector contact layer 14
Top, p+ type InGaAs base layer 26 and n+ type 1
On the nGaAs emitter contact layer 32 are a collector electrode 34, a base electrode 36, and an emitter electrode 3, respectively.
8 is formed.
なお、このときn+型I nGaAs P4元混晶グレ
ーデッド層16.20及び30は、(InP)(l n
GaAs)+−xにおける組成Xを0から1まで又は1
からOまで変化させたものである。At this time, the n+ type I nGaAs P quaternary mixed crystal graded layers 16, 20 and 30 are (InP) (l n
GaAs)+-x composition X from 0 to 1 or 1
It is changed from 0 to 0.
また、p1型1nGaAsベースFW26及びP“型1
nGaAsプレーナドープN22のP型不純物濃度は
、両者の濃度差がl型層 nGaAsナローギャップコ
レクタ層24中における走行電子の速度オーバーシュー
ト効果を最大にする電界を生じさせるように決定されて
いる。In addition, p1 type 1nGaAs base FW26 and P" type 1
The P-type impurity concentration of the nGaAs planar-doped N22 is determined so that the difference in concentration between the two produces an electric field that maximizes the speed overshoot effect of traveling electrons in the L-type nGaAs narrow gap collector layer 24.
更に、n+型1 nGaAsコレクタコンタクト層14
は低いコンタクト抵抗を得るためのものであり、n+梨
型1nGaAsP元混晶グレーデッド層16はこのn+
型InGaAsコレクタコンタクト層14とn +型1
nPワイドギャッグコレクタ層18との接合部の伝導帯
にスパイクが生じないようにエネルギーバンドを滑らか
に繋ぐためのものである。Furthermore, an n+ type 1 nGaAs collector contact layer 14
is for obtaining low contact resistance, and the n+ pear-shaped 1nGaAsP mixed crystal graded layer 16 is
type InGaAs collector contact layer 14 and n+ type 1
This is to smoothly connect energy bands so that spikes do not occur in the conduction band at the junction with the nP wide gag collector layer 18.
次に、第2図を用いて動作を説明する。Next, the operation will be explained using FIG. 2.
第2図は第1図に示すHB Tのエネルギーバンド図で
ある。FIG. 2 is an energy band diagram of the HBT shown in FIG.
n型層nPmミッタ層28とP+型I nGaAsベー
ス層26とのエミッタ・ベース接合は、アブラプト接合
となり、接合部の伝導帯の底には約0.3eVのスパイ
クが形成される。このため、n型1nP工ミツタ層28
からP+型1 nGaAsベース層26に注入される電
子はホットエレクトロン効果を生じ、P+型1nGaA
sベース層26中を非常に高速で走行することができる
。The emitter-base junction between the n-type nPm emitter layer 28 and the P+ type InGaAs base layer 26 is an ablative junction, and a spike of about 0.3 eV is formed at the bottom of the conduction band at the junction. For this reason, the n-type 1nP emitter layer 28
Electrons injected into the P+ type 1nGaAs base layer 26 from the
can travel through the s-base layer 26 at very high speeds.
また、このような補遺のHBTをオン状態にするに必要
な電圧であるターンオン電圧はベース層のバンドギャッ
プによって決定されるが、このP”型In、GaAsベ
ース層26のバンドギャップはEg=0.76eVと、
例えばGaAsのバンドギャップEg=1.42eVと
比較して小さいため、低いターンオン電圧を得ることが
でき、従って低消費電力動作が可能となる。同時に、バ
ンドギャップが小さいI nGaAsは、電子の有効質
量も小さく、そのため移動量が大きいので、P+型I
nGaAsベース層26中の電子の高速化に寄与し、更
にベース走行時間を短縮することができる。Further, the turn-on voltage, which is the voltage necessary to turn on the HBT of such a supplement, is determined by the band gap of the base layer, and the band gap of this P'' type In, GaAs base layer 26 is Eg = 0. .76eV and
For example, since the bandgap Eg of GaAs is small compared to 1.42 eV, a low turn-on voltage can be obtained, and therefore low power consumption operation is possible. At the same time, InGaAs, which has a small bandgap, also has a small effective mass of electrons, and therefore has a large amount of movement, so P+ type I
This contributes to increasing the speed of electrons in the nGaAs base layer 26 and can further shorten the base transit time.
また、P+型1 nGaAsベース層26中を非常に高
速で走行してきた電子はl型1 nGaAsナローギャ
ップコレクタ層24に注入されるが、このl型1 nG
aAsナローギャップコレクタ層24もP+型I nG
aAsベース層26と同様にナローギャップである。ま
た高純度のl型層でもあるため、不純物による散乱が非
常に少ない。更に1型I nGaAsナローギャップコ
レクタ層24中の電界は、P+型1 nGaAsベース
層26とP+型1 nGaAsグレーナトー1層22と
のP型不純物濃度差により、電子の速度オーバーシュー
ト効果が最大になるように適正化されている。Further, electrons traveling at a very high speed in the P+ type 1 nGaAs base layer 26 are injected into the l type 1 nGaAs narrow gap collector layer 24;
The aAs narrow gap collector layer 24 is also P+ type I nG.
Like the aAs base layer 26, it has a narrow gap. Furthermore, since it is a highly pure l-type layer, scattering due to impurities is extremely small. Furthermore, the electric field in the 1-type InGaAs narrow gap collector layer 24 maximizes the electron velocity overshoot effect due to the difference in P-type impurity concentration between the P+-type 1-nGaAs base layer 26 and the P+-type 1-nGaAs gray-nato 1 layer 22. It has been optimized as follows.
このため電子は1型I nGaAsナローギャップコレ
クタ層24の全領域に渡って速度オーバーシュートを起
こし、走行速度が高い「バレー中を準バリスティックに
走行することができる。Therefore, electrons cause velocity overshoot over the entire region of the type 1 InGaAs narrow-gap collector layer 24, and can travel quasi-ballistically through a high-speed valley.
ところで、P+型I nGaAsプレーナドープ層22
及びn+梨型1nGaAsP元混晶グレーデッド層20
並びにn+型InPワイドギャップコレクタ層18の一
部は、p+型n+接合によって空乏層となって高電界が
かかっており、i型層nGaAsナローギャッグコレク
タ層24を超高速で走行してきた電子は高い運動エネル
ギーをもってこの高電界領域に入ってくる。しかし、n
+型I nGaAsP4元混晶グレーデッド層2oはバ
ンドギャップが傾斜しており、そのバンドギャップは0
.76eVから1.2eVに徐々に拡大している。そし
てn+梨型1nPイドギャップコレクタ層18のバンド
ギャップは1−2eVと十分に広い、このため、電子の
アバランシェ効果の発生を防止することができ、従って
十分なコレクタ耐圧を得ることができる。By the way, the P+ type InGaAs planar doped layer 22
and n+ pear-shaped 1nGaAsP mixed crystal graded layer 20
In addition, a part of the n+ type InP wide gap collector layer 18 becomes a depletion layer due to the p+ type n+ junction and is subjected to a high electric field, and the electrons traveling at ultra high speed in the i type layer nGaAs narrow gag collector layer 24 are It enters this high electric field region with high kinetic energy. However, n
The +-type I nGaAsP quaternary mixed crystal graded layer 2o has an inclined band gap, and the band gap is 0.
.. It gradually expands from 76eV to 1.2eV. The bandgap of the n+ pear-shaped 1nP ID gap collector layer 18 is 1-2 eV, which is sufficiently wide. Therefore, it is possible to prevent the occurrence of electron avalanche effect, and therefore, it is possible to obtain a sufficient collector breakdown voltage.
なお、これらの空乏層中において、電子はそれまでのr
バレーからLバレーに遷移するが、n+梨型InGaA
sP元混晶グレーデッド層20及びn+型InPワイド
ギャップコレクタ層18の不純!F8!l濃度が高いた
め、空乏層の幅はそれ程広がらず、電子がLバレーを走
行する距離も短いものとなる。従って、走行時間の増大
に寄与することは少ない。Note that in these depletion layers, electrons are
There is a transition from valley to L valley, but n+ pear-shaped InGaA
Impurities in the sP mixed crystal graded layer 20 and the n+ type InP wide gap collector layer 18! F8! Since the L concentration is high, the width of the depletion layer does not increase that much, and the distance that electrons travel through the L valley becomes short. Therefore, it hardly contributes to an increase in travel time.
このように本実施例によれば、■n型1nPエミッタ眉
28とP+型1 nGaAsベース層26とのエミッタ
・ベース接合部の伝導帯底にスパイクが形成されてホッ
トエレクトロン効果を生じること、■p+P+型nGa
Asベース層26及びl型I nGaAsナローギャッ
プコレクタ層24が共にナローギャップであること、■
in型 nGaAsナローギャップコレクタ層24とP
+型InGaAsプレーナドープ層22とn生型1 n
GaAsP4元混晶グレーデッドM20とのi / p
”/n+コレクタ梢造補遺っていてl型InGaAS
ナローギヤツブコレクタ層24中の電界がp+型I n
GaAsベース層26とP4型T nGaASプレーナ
ドープ層22とのp型不純物濃度差によって適正化され
ていること、■n+型I nGaAsP4元混晶グレー
デッド層20及びn1型InPワイドギャップコレクタ
層18がそれぞれ徐々に拡大する傾斜バンドギャップ及
びワイドギャップとなっていて電子のアバランシェ効果
の発生を防止していること等により、ターンオン電圧を
低下させて低消費電力動作を行なうことができると共に
、ベース及びコレクタの走行時間を短縮して超高速動作
を行なうことができ、更に回路動作が必要とするに十分
な高コレクタ耐圧特性を得ることができる。As described above, according to this embodiment, (1) a spike is formed at the bottom of the conduction band at the emitter-base junction between the n-type 1nP emitter layer 28 and the P+-type 1nGaAs base layer 26, and a hot electron effect is produced; p+P+ type nGa
Both the As base layer 26 and the l-type InGaAs narrow gap collector layer 24 have a narrow gap;
In-type nGaAs narrow gap collector layer 24 and P
+ type InGaAs planar doped layer 22 and n raw type 1 n
I/P with GaAsP quaternary mixed crystal graded M20
”/n+ Collector top construction supplementary l-type InGaAS
The electric field in the narrow gear tube collector layer 24 is p+ type I n
The n+ type InGaAsP quaternary mixed crystal graded layer 20 and the n1 type InP wide gap collector layer 18 are optimized by the p type impurity concentration difference between the GaAs base layer 26 and the P4 type T nGaAS planar doped layer 22. By having a sloped bandgap and a wide gap that gradually expand, respectively, and preventing the occurrence of electron avalanche effects, it is possible to lower the turn-on voltage and perform low power consumption operation, and the base and collector It is possible to shorten the running time of the circuit and perform ultra-high-speed operation, and furthermore, it is possible to obtain high collector breakdown voltage characteristics sufficient for circuit operation.
なお、上記実施例において、P+型グレーナドープ層は
、P+型I nGaAsベース層26と同じナローギャ
ップのI nGaAsを用いたp+型I nGaAsグ
レーナドーブ層22であるが、n1型I nGaAsP
4元混晶グレー元混晶グレーデッド上m20GaAsP
4元混晶を用(またグレーデツド層であってもよい。In the above embodiment, the P+ type grainer-doped layer is a p+ type InGaAs grainer doped layer 22 using InGaAs with the same narrow gap as the P+ type InGaAs base layer 26, but the n1 type InGaAsP
Quaternary mixed crystal gray element mixed crystal graded upper m20GaAsP
A quaternary mixed crystal is used (or a graded layer may be used).
即ち、l型1 nGaAsナローギャップコレクタ層2
4とn+梨型1nPイドギャップコレクタ層18との間
に、バンドギャップが徐々に拡大するように傾斜してい
るInGaAsP4元混晶グレーデッド層が設けられて
いる。そしてこのInGaAsP4元混晶グレーデッド
層のi型InGaAsナローギャップコレクタ層24と
の接合部分にはP型不純物がドーピングされたP1型I
nGaAsP4元混晶プレーナドープ層が形成され、残
りのn1型InPワイドギャップコレクタ層18との間
には、n型不純物がドーピングされて、バンドギャップ
がp+型型層GaAsP4元混晶プレーナドープ層と連
続的に繋がるn+梨型1nGaAsP元混晶グレーデッ
ド層が形成されている。That is, l type 1 nGaAs narrow gap collector layer 2
4 and the n+ pear-shaped 1nP id gap collector layer 18, an InGaAsP quaternary mixed crystal graded layer is provided which is inclined so that the band gap gradually expands. The junction portion of this InGaAsP quaternary mixed crystal graded layer with the i-type InGaAs narrow gap collector layer 24 is a P1 type I doped with P-type impurities.
An nGaAsP quaternary mixed crystal planar doped layer is formed, and an n-type impurity is doped between it and the remaining n1 type InP wide gap collector layer 18, so that the band gap is equal to that of the p+ type layer GaAsP quaternary mixed crystal planar doped layer. Continuously connected n+ pear-shaped 1nGaAsP mixed crystal graded layers are formed.
ところで、このp1型1 nGaAsP4元混晶プレー
ナドープ層も空乏化されて高電界がかかるため、このよ
うにバンドギャップが徐々に拡大するように傾斜してい
るグレーデツド層となる方が、上記実施例の場合よりコ
レクタ耐圧特性にとっては望ましいといえる。By the way, since this p1 type 1 nGaAsP quaternary mixed crystal planar doped layer is also depleted and a high electric field is applied, it is better to form a graded layer in which the band gap is gradually expanded in this way. It can be said that this is more desirable for the collector voltage characteristics than the case of .
また、上記実施例においては、P+型I nGaAsベ
ース層26に接して設けられたコレクタ層としてI型I
nGaAsナローギャップコレクタ層24を用いてい
るが、必ずしも1型に限定される必要はなく、p型でも
n型でもよい0通常、低電流密度において電子が「バレ
ーを走行する距離を長くし高速化を図るにはP型が優れ
ているとされるが、高電流密度においてカーク(Kir
k)効果を防止し、高速動作させるためには、n型の方
が望ましい、或いはまた、P+型1 nGaAsベース
層26との接合面近傍のみをP型又はn型とし、残りの
大部分を上記実施例と同様にn型とすることにより、両
者の利点を組み合わせてもよい。In the above embodiment, the collector layer provided in contact with the P+ type InGaAs base layer 26 is an I type I nGaAs base layer 26.
Although the nGaAs narrow gap collector layer 24 is used, it is not necessarily limited to type 1, and may be p-type or n-type. Normally, at low current density, electrons "longen the distance traveled through the valley and increase the speed." P-type is said to be better for achieving high current density, but at high current density
k) In order to prevent the effect and operate at high speed, n-type is preferable, or alternatively, only the vicinity of the junction with the P+ type 1 nGaAs base layer 26 should be P-type or n-type, and most of the rest should be P-type or n-type. By using n-type as in the above embodiment, the advantages of both may be combined.
また、n型InPエミッタ層28は、InPに限らず、
例えばn型InAlAsエミッタ層であってもよく、他
のInPからなる層もInAIASに、また1nGaA
sPからなる層はInAlGaAsに変えてもよい。Furthermore, the n-type InP emitter layer 28 is not limited to InP.
For example, it may be an n-type InAlAs emitter layer, and other InP layers may also be used as InAIAS or 1nGaA.
The layer made of sP may be replaced with InAlGaAs.
更に、上記実施例においては、高速化を図るために、P
+型I nGaAsベース層26及びi型I nGaA
sナローギャップコレクタ層24にナローギャップのI
nGaAsを用いているが、高速化よりも耐圧特性の
向上に重点をおく場合、必ずしもナローギャップの半導
体材料を用いる必要はなく、例えばGaAsなどを用い
てもよい。Furthermore, in the above embodiment, in order to increase the speed, P
+ type I nGaAs base layer 26 and i type I nGaA
s narrow gap collector layer 24
Although nGaAs is used, if emphasis is placed on improving breakdown voltage characteristics rather than increasing speed, it is not necessarily necessary to use a narrow gap semiconductor material, and for example, GaAs or the like may be used.
[発明の効果コ
以上のように本発明によれば、n型のエミッタ層と、バ
ンドギャップがエミッタ層よりも小さいP型のベース層
と、バンドギャップがベース層と等しい第1のコレクタ
層と、P型にグレーナトーピングされた第2のコレクタ
層と、バンドギヤ・7プが第1のコレクタ層よりも大き
いn型の第3のコレクタ層とを有することにより、第1
のコレクタ層中の電界がベース層と第2のコレクタ層と
の不純物濃度の差によって設定されるため、ベース層か
ら第1のコレクタ層に注入された電子が走行速度が高い
「バレー中を速度オーバーシュートを起こした状態で準
パリスティックに走行することができ、またp−n接合
によって高電界となる第3のコレクタ層のバンドギャッ
プが第1のコレクタ層よりも大きくなるワイドギャップ
となっているため、アバランシェ効果の発生を防止する
ことができる。[Effects of the Invention] As described above, according to the present invention, an n-type emitter layer, a P-type base layer whose band gap is smaller than that of the emitter layer, and a first collector layer whose band gap is equal to that of the base layer. , a P-type grainer-doped second collector layer, and an n-type third collector layer with a larger band gear 7 than the first collector layer.
Since the electric field in the collector layer is set by the difference in impurity concentration between the base layer and the second collector layer, electrons injected from the base layer to the first collector layer travel at high speed in the valley. It can run quasi-pallistically with overshoot, and the third collector layer, which has a high electric field due to the p-n junction, has a wide bandgap that is larger than that of the first collector layer. Therefore, it is possible to prevent the avalanche effect from occurring.
更に、第4のコレクタ層のバンドギャップが徐々に大き
くなっているため、アバランシェ効果の発生をより確実
に防止することができる。Furthermore, since the band gap of the fourth collector layer gradually increases, it is possible to more reliably prevent the avalanche effect from occurring.
これにより、超高速性と共に、回路動作に必要な高耐圧
性を実現することができる。This makes it possible to achieve ultra-high speed and high voltage resistance required for circuit operation.
また、ベース層及び第1のコレクタ層にナローギャップ
の半導体を用いることにより、超高速化と共に低消費電
力化を実現することができる。Further, by using a narrow gap semiconductor for the base layer and the first collector layer, it is possible to achieve ultra-high speed and low power consumption.
第1図は本発明の一実施例によるH B Tを示す断面
図、
第2図は第1図に示すHBTのエネルギーバンド図、
第3図は従来のHBTを説明するためのエネルギーバン
ド図、
第4図は従来のBCTを説明するためのエネルギーバン
ド図である。
図において、
12・・・・・・InP基板、
14・・・・・・n1型InGaAsコレクタコンタク
ト層、
16.20.30−・−n”型1nGaAsP4元混晶
グレーデッド層、
18・・・・・・n+梨型1nPイドギャップコレクタ
層、
22・・・・・・P+型1 nGaAsプレーナドープ
層、24・・・・・・l型1 nGaAsナローギャッ
プコレクタ層、
26・・・・・・P+型1 nGaAsベース層、28
・・・・・・n型InPエミッタ層、32・・・・・・
n+型1 nGaAsエミッタコンタクト層、
34・・・・・・コレクタ電極、
36・・・・・・ベース電極、
38・・・・・・エミッタ電極、
42.52・・・・・・N型エミッタ層、44.54・
・・・・・P+型ベース層、46・・・・・・n型コレ
クタ層、
56・・・・・・1型層、
58・・・・・・P+型プレーナドープ層、60・・・
・・・n+型層。FIG. 1 is a sectional view showing an HBT according to an embodiment of the present invention, FIG. 2 is an energy band diagram of the HBT shown in FIG. 1, and FIG. 3 is an energy band diagram for explaining a conventional HBT. FIG. 4 is an energy band diagram for explaining the conventional BCT. In the figure, 12...InP substrate, 14...n1-type InGaAs collector contact layer, 16.20.30--n'' type 1nGaAsP quaternary mixed crystal graded layer, 18... ...n+ pear-shaped 1nP wide gap collector layer, 22...P+ type 1 nGaAs planar doped layer, 24...l type 1 nGaAs narrow gap collector layer, 26... P+ type 1 nGaAs base layer, 28
......n-type InP emitter layer, 32...
n+ type 1 nGaAs emitter contact layer, 34...Collector electrode, 36...Base electrode, 38...Emitter electrode, 42.52...N type emitter Layer, 44.54・
...P+ type base layer, 46...n type collector layer, 56...1 type layer, 58...P+ type planar doped layer, 60...
...n+ type layer.
Claims (1)
ッタ層よりも小さいp型のベース層と、前記ベース層に
接合され、バンドギャップが前記ベース層と等しい第1
のコレクタ層と、 前記第1のコレクタ層に接合され、p型にプレーナドー
ピングされた第2のコレクタ層と、前記第2のコレクタ
層に接合され、バンドギャップが前記第1のコレクタ層
よりも大きいn型の第3のコレクタ層と を有することを特徴とする半導体装置。 2、請求項1記載の半導体装置において、 前記第2のコレクタ層と前記第3のコレクタ層との間に
設けられ、バンドギャップが前記第2のコレクタ層との
境界から徐々に大きくなるように傾斜しかつ前記第3の
コレクタ層と滑らかに繋がっているn型の第4のコレク
タ層を有する ことを特徴とする半導体装置。 3、請求項1又は2記載の半導体装置において、 前記第2のコレクタ層が、前記第1のコレクタ層と等し
いバンドギャップを有している ことを特徴とする半導体装置。 4、請求項1又は2記載の半導体装置において、 前記第2のコレクタ層が、前記第1のコレクタ層との境
界から徐々に大きくなるように傾斜しているバンドギャ
ップを有している ことを特徴とする半導体装置。 5、請求項1乃至4のいずれかに記載の半導体装置にお
いて、 前記ベース層及び前記第1のコレクタ層が、GaAsの
バンドギャップよりも小さいバンドギャップを有してい
る ことを特徴とする半導体装置。[Claims] 1. An n-type emitter layer, a p-type base layer bonded to the emitter layer and having a smaller band gap than the emitter layer, and a p-type base layer bonded to the base layer and having a band gap smaller than the base layer. the first equal to the layer
a second collector layer connected to the first collector layer and planar-doped to p-type; and a second collector layer connected to the second collector layer and having a bandgap larger than that of the first collector layer. and a large n-type third collector layer. 2. The semiconductor device according to claim 1, wherein the semiconductor device is provided between the second collector layer and the third collector layer, and has a band gap that gradually increases from the boundary with the second collector layer. A semiconductor device comprising an n-type fourth collector layer that is inclined and smoothly connected to the third collector layer. 3. The semiconductor device according to claim 1 or 2, wherein the second collector layer has a bandgap equal to that of the first collector layer. 4. The semiconductor device according to claim 1 or 2, wherein the second collector layer has a band gap that gradually increases from a boundary with the first collector layer. Characteristic semiconductor devices. 5. The semiconductor device according to claim 1, wherein the base layer and the first collector layer have a band gap smaller than that of GaAs. .
Priority Applications (4)
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---|---|---|---|---|
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-
1990
- 1990-09-19 JP JP2249088A patent/JP3030070B2/en not_active Expired - Fee Related
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US9331187B2 (en) | 2013-02-18 | 2016-05-03 | Murata Manufacturing Co., Ltd. | Bipolar transistor |
JP2014183145A (en) * | 2013-03-19 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | Heterojunction bipolar transistor |
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