JPH04127478A - Nonvolatile semiconductor memory - Google Patents
Nonvolatile semiconductor memoryInfo
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- JPH04127478A JPH04127478A JP2250489A JP25048990A JPH04127478A JP H04127478 A JPH04127478 A JP H04127478A JP 2250489 A JP2250489 A JP 2250489A JP 25048990 A JP25048990 A JP 25048990A JP H04127478 A JPH04127478 A JP H04127478A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置、特に電気的に消
去が可能なＥＥＦＲＯＭに関するものである０
〔従来の技術〕
第３図は、従来の不揮発性半導体記憶装置の基本構成を
示す回路図である。１個のメモリ七〃は１個のトランジ
スタと１個のメモリトランジスタで構成される。図にお
いて、（１）はトランジスタ、（２）はメモリトランジ
スタ、（３）は行方向のワード線、（４）は夕Ｕ方向の
ビット線、（５）はコントロールゲート線、（６）はｌ
１０ｉｌ、（７）は電流センスアンプ、（８）はＹゲー
ト線である。トランジスタ（１）Ｑｌのドレインはビッ
トＩＩＡ （４） ＢＬＩに接続され、ゲートはワード
線（３）ＷＬに接続され、ソースはメモリトランジスタ
（２）Ｍｌのドレインに接続される。トランジスタ（１
） Ｑ ２のドレインはビット線（４）ＢＬ２に接続さ
れ、ゲートはワード１Ｉａ（３）ＷＬに接続され、ソー
スはメモリトランジスタ（２）Ｍ２のドレインに接続さ
れる。メモリトランジスタ（２）Ｍｌ、Ｍ２のコントロ
ールゲートは共通にコントロールゲート線（５） ＣＧ
Ｌ Ｋ接続され、ソースは共通にトランジスタ（１）
Ｑ３のドレインに接続される。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a non-volatile semiconductor memory device, particularly an electrically erasable EEFROM. [Prior Art] FIG. 1 is a circuit diagram showing the basic configuration of a nonvolatile semiconductor memory device. One memory 7 is composed of one transistor and one memory transistor. In the figure, (1) is a transistor, (2) is a memory transistor, (3) is a word line in the row direction, (4) is a bit line in the U direction, (5) is a control gate line, and (6) is an l
10il, (7) is a current sense amplifier, and (8) is a Y gate line. The drain of transistor (1) Ql is connected to bit IIA (4) BLI, the gate is connected to word line (3) WL, and the source is connected to the drain of memory transistor (2) Ml. Transistor (1
) The drain of Q2 is connected to the bit line (4) BL2, the gate is connected to the word 1Ia (3) WL, and the source is connected to the drain of the memory transistor (2) M2. The control gates of memory transistors (2) Ml and M2 are commonly connected to the control gate line (5) CG
L K connected, the source is common transistor (1)
Connected to the drain of Q3.
トランジスタ（１） Ｑ３のゲートはソース線選択信号
Ｓｌ。The gate of transistor (1) Q3 receives source line selection signal Sl.
に接続され、ソースは接地される。トランジスタ（１）
Ｑ４のドレインは工１０４１（６）に接続され、ゲー
トはＹゲー） Ｍ （８）ＹＩ Ｖｃ接続され、ソース
はビット線（４）ＢＬｌＫ接続される。トランジスタ（
１）Ｑ５のドレインはＩ１０線（６）に接続され、ゲー
トはＹゲート線（８）Ｙ２に接続され、ソースはビット
線（４）ＢＬ２に接続される。Ｉ１０線（６）は電流セ
ンスアンプ（７）に接続される。電流センスアンプ（７
）は、読み出し時のデイスターブ（フローティングゲー
トに蓄積された電子がピッ）Ｍ（４）の電位によシわず
かながら抜けてｉくこと）を抑える丸めにビット線（４
）の電位をユＶないし１．５ｖに保ち、ビット線（４）
、工１０線（６）に電流が流れるか否かを検出する。and the source is grounded. Transistor (1)
The drain of Q4 is connected to the line 1041 (6), the gate is connected to the Y gate (YG) M (8) YI Vc, and the source is connected to the bit line (4) BLlK. Transistor (
1) The drain of Q5 is connected to the I10 line (6), the gate is connected to the Y gate line (8) Y2, and the source is connected to the bit line (4) BL2. The I10 line (6) is connected to a current sense amplifier (7). Current sense amplifier (7
) is a rounded bit line (4) to suppress disturb (electrons accumulated in the floating gate slightly escape due to the potential of M(4)) during readout.
) is kept at 1.5V to 1.5V, and the bit line (4)
, it is detected whether or not current flows through the wire (6).
次に動作について説明する。Next, the operation will be explained.
まず書き込みについて説明する。メモリトランジスタ（
２）ＭｌにＩＩ Ｉ ＩＩを書き込み、メモリトランジ
スタ（２） Ｍｌ Ｋ ”Ｑ”を書き込む場合について
考える０書き込みには消去とプログラムがある。まず、
消去が行なわれる。消去では、ソース線選択信号ＳＬは
＋１Ｈ１１になシメモリトランジスタ（２）Ｍｌ、Ｍｌ
のソースは接地される。ワード＃Ｉ（３）ＷＬとコント
ロールゲート線（ｆｉ） ＣＧＬは高電圧になシ、ビッ
ト線（４）ＢＬＩ。First, writing will be explained. Memory transistor (
2) Consider the case of writing II I II to Ml and writing Ml K "Q" to the memory transistor (2) There are two types of 0 writing: erasing and programming. first,
Erasure is performed. In erasing, the source line selection signal SL is +1H11 and the memory transistors (2) Ml, Ml
The source of is grounded. Word #I (3) WL and control gate line (fi) CGL are not at high voltage, bit line (4) BLI.
ＥＬ２は一’Ｌ”になる。それによって、メモリトラン
ジスタ（２）Ｍｌ 、 Ｍｌのフローティングゲートに
電子が注入されてしきい値は高くなる。この状態が、−
１１１に対応する。EL2 becomes 1'L". As a result, electrons are injected into the floating gates of memory transistors (2) Ml and Ml, and the threshold becomes high. This state is -
Corresponds to 111.
次に１０グラムが行なわれる０ブログフムでは、ソース
線選択信号ＢＬはＩＩ Ｌ １１になりメモリトランジ
スタ（２）Ｍｌ、Ｍｌのソースはフローティングにされ
る。At the next 0 program, when 10 grams are processed, the source line selection signal BL becomes II L 11, and the sources of the memory transistors (2) M1 and M1 are made floating.
ワード線（３）ＷＬとビット線（４）ＢＬ２は高電圧に
なり、コントロールゲート線（５） ＣＧＬとビットｍ
（４） ＢＬＩ ＃′ｉ”Ｌ” Ｋなる。それによっ
て、メモリトランジスタ（２）Ｍｌのフローティングゲ
ートから電子が引き抜かれてしきい値は低くなる。この
状態が ＩＩ□Ｉ＋に対応する。Word line (3) WL and bit line (4) BL2 become high voltage, control gate line (5) CGL and bit m
(4) BLI #'i"L" K. As a result, electrons are extracted from the floating gate of the memory transistor (2) M1, and the threshold value is lowered. This state corresponds to II□I+.
次に読み出しについて説明する。メモ’Ｊ）フンジヌタ
（２）Ｍｌから読み出しを行なう場合について考える。Next, reading will be explained. Memo'J) Funji Nuta (2) Consider the case of reading from Ml.
読み出しでは、ソース線選択信８ＳＬは１１ＨＩＩＫな
シメモリトランジスタ（２）Ｍｌ、Ｍｌのソースは接地
される。Ｙゲート線（８）ＹｌはＩＩＨＩＩになシ、Ｙ
ｌ−）線（８） Ｙ ２は”Ｌ” Ｋなる。ワード線（
ａ）ＷＬｒｉＩＩ Ｈ１になシ、コントロールゲート線
（５） ＣＧＩ、はメモリトランジスタ（２） Ｋ ＊
＠込まれたデータがＩＩ Ｉ １１と一１０°“の場
合のしきい値の申開の電位になる。メモリトランジスタ
（２１ＭｌにＩＩ Ｉ ＩＩが書き込まれていると、オ
フのままであシビツ） ＡＩ（４） ＢＬＩ 、 ｌ１
０ｓ（ａ）には電流が流れない。メモリトランジスタ（
２１Ｍ １にＩＩ □ １１が書き込まれていると、オ
ンしてビット線（４） ＢＬＩ 、 Ｉ１０線（６）に
は電流が流れる０これらを、電流センスアンプ（７）に
よシセンスすることによって読み出しが行なわれる。In reading, the source line selection signal 8SL is 11HIIK and the sources of the memory transistors (2) M1 and M1 are grounded. Y gate line (8) Yl is not IIHII, Y
l-) line (8) Y2 becomes "L" K. Word line (
a) WLriII H1, control gate line (5) CGI, memory transistor (2) K *
The potential is the same as the threshold value when the input data is "II I 11" and -10°.Memory transistor (If II I II is written in 21Ml, it remains off and remains off) AI(4) BLI, l1
No current flows at 0s(a). Memory transistor (
When II □ 11 is written in 21M1, it turns on and current flows through the bit line (4) BLI and I10 line (6).These are read by sensing them with the current sense amplifier (7). will be carried out.
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、高集積化が進むにつれてセル電流が少なく
なると、電流センスアンプを用いているため読み出しに
時間がかかつてしまうｏｌた、上記電流センスアンプは
、電源電圧が３ｖないし７ｖ程度であシ、低電圧動作（
例えば１．５ Ｖ ）を行なうことが困難であるという
問題点かあつ九。Conventional non-volatile semiconductor memory devices are configured as described above, so when the cell current decreases as the degree of integration increases, the current sense amplifier is used, so reading takes time. The sense amplifier has a power supply voltage of about 3v to 7v, and operates at low voltage (
For example, the problem is that it is difficult to conduct a voltage of 1.5 V).
ハンドベルト機器への搭載を考えると、１．５７動作が
必要である。Considering mounting on a hand belt device, 1.57 motions are required.
この発明は上記のような問題点を解消するためになされ
たもので、１．５Ｖ（バッテリーの電圧）で動作し、か
つ高速の読み出しを行なうことができる不揮発性半導体
記憶装置を得ることを目的とするＯ
〔課題を解決するための手段〕
この発明に係る不揮発性牛導体記憶装ｆｌｃは、ビット
線を対にして、上記ビット線対を２つに分割し、中央に
センスアンプを設けた。This invention was made to solve the above-mentioned problems, and its purpose is to obtain a nonvolatile semiconductor memory device that operates at 1.5V (battery voltage) and can perform high-speed reading. O [Means for Solving the Problems] The non-volatile conductor memory device FLC according to the present invention has a bit line pair, the bit line pair is divided into two, and a sense amplifier is provided in the center. .
［作用］
この発明における不揮発性半導体記憶装置は、ビット線
対の一方のビット線の電位をリファレンスレペμとして
差動センスを行なう。[Operation] The nonvolatile semiconductor memory device according to the present invention performs differential sensing using the potential of one bit line of a bit line pair as a reference voltage μ.
以下、この発明の一実施例を図について説明する。第１
図は不揮発性半導体記憶装置の基本構成を示す回路図、
第２図は第１図の不揮発性半導体記憶装置の読み出しに
おける各部の信号波形を示すタイミングダイアダラムで
ある０１個のメモリセ／Ｖは、従来技術と同様、１個の
トランジスタと１個のメモリトランジスタで構成される
。図において、（１）〜（５）は第３図の従来例に示し
たものと同等であるので説明を省略する。（９）はセン
スノードテアル。トランジスタ（１）Ｑｌのドレインは
ビット１１（４）ＢＬＩＩに接続され、ゲートはワード
線（３）ＷＬＩに接続され、ソースはメモリトランジス
タ（２） Ｍ １のドレインに接続される。トランジス
タ（１） Ｑ ２のドレインはビットＭ（４）ＢＬ１２
に接続され、ゲートはワード線（３）ＷＬＩに接続され
、ソースはメモリトランジスタ（２）Ｍａのドレインに
接続される。メモリトランジスタ（２）Ｍｌ、Ｎ２のコ
ントロールゲートは共通にコントロールゲート線（５）
ｃｏＬｌに接続され、ソースは共通にトランジスタ（１
）Ｑ３のドレインに接続される。トランジスタ（１）Ｑ
３のゲートはソース線選択信号ＳＬに接続され、ソース
は接地される。トランジスタ（１）Ｑ６のドレインはセ
ンスノード（９） ８Ｎｌに接続され、ゲートはビット
線選択信号ＢＬＴＩＩに接続され、ソースはビット線（
４）ＢＬＩＩに接続される。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a circuit diagram showing the basic configuration of a nonvolatile semiconductor memory device.
FIG. 2 is a timing diagram showing the signal waveforms of various parts during reading of the nonvolatile semiconductor memory device of FIG. Consists of. In the figure, (1) to (5) are the same as those shown in the conventional example of FIG. 3, so their explanation will be omitted. (9) is sense nodal. The drain of transistor (1) Ql is connected to bit 11 (4) BLII, the gate is connected to word line (3) WLI, and the source is connected to the drain of memory transistor (2) M1. The drain of transistor (1) Q2 is bit M (4) BL12
The gate is connected to the word line (3) WLI, and the source is connected to the drain of the memory transistor (2) Ma. The control gates of memory transistors (2) Ml and N2 are commonly connected to the control gate line (5)
coLl, and the sources are commonly connected to the transistor (1
) connected to the drain of Q3. Transistor (1) Q
The gate of No. 3 is connected to the source line selection signal SL, and the source is grounded. The drain of the transistor (1) Q6 is connected to the sense node (9) 8Nl, the gate is connected to the bit line selection signal BLTII, and the source is connected to the bit line (
4) Connected to BLII.
トランジスタ（１） Ｑマのドレインはセンスノード（
９）８Ｎ２に接続され、ゲートはビット線選択信号ＢＬ
Ｔ１２に接続され、ソースはビット！！（４）ＢＬ１２
に接続される０センスノード（９）８Ｎｌは、トランジ
スタ（１） ＱＢ 。Transistor (1) The drain of the Q transistor is the sense node (
9) Connected to 8N2, the gate is connected to bit line selection signal BL
Connected to T12, source is BIT! ! (4) BL12
The 0 sense node (9) 8Nl connected to the transistor (1) QB.
Ｑ９のドレインに共通に接続されるとともにトランジス
タ（１）ＱユＯ，Ｑｌｌのゲートに共通に接続される。It is commonly connected to the drain of Q9, and also commonly connected to the gates of transistors (1) QUO and Qll.
センスノード（９）ＳＮ２は、トランジスタ（１）Ｑ１
０．Ｑｌｌのドレインに共通に接続されるとともにトラ
ンジスタ（１）ＱＢ、Ｑ９のゲートに共通に接続される
。Sense node (9) SN2 is connected to transistor (1) Q1
0. It is commonly connected to the drain of Qll, and also commonly connected to the gates of transistors (1) QB and Q9.
トランジスタ（４） ＱＢ、 ＱＩＯのソースはトラン
ジスタ（１）Ｑ１２のドレインに接続され、トランジス
タ（１）Ｑ１２のゲートはセンスアンプ活性化信号ＳＯ
に接続され、ソー７は電源電圧に接続される。トランジ
スタ（１） Ｑ９ 、、、 Ｑ １１のソースはトラン
ジスタ（１） Ｑ１３のドレインに接続され、トランジ
スタ（１） Ｑ１３のゲートはセンスアンプ活性化信号
ＳＯに接続され、ソースは接地される。トランジスタ（
１）Ｑ８ないＬ Ｑ１３はセンスアンプを構成する。ま
た、センスノード（９） ８Ｎｌ ｒｔ）ランジスタ（
１） Ｑ１番のソースに接続きれ、センスノード（９）
ＳＮ２はトランジスタ（１） Ｑ１５のソースに接続
される。トランジスタ（１） Ｑ１４．Ｑ１５のゲート
は共通にプリチャージ信号ＰＲＥに接続され、ドレイン
は共通に電源電圧に接続される。また、トランジスタ（
１） Ｑ１６のドレインはビット線（４）ＢＬ２１に接
続され、ゲートはワードＭｌ（３） ＷＬ２に接続され
、ソースはメモリトランジスタ（２）Ｎ３のドレインに
接続される。トランジスタ（１） Ｑ１７のドレインは
ビット線（４）ＢＬ２２に接続され、ゲートはワード線
（３）ＷＬ２に接続され、ソースはメモリトランジスタ
（２）Ｎ４のドレインに接続される。メモリトランジス
タ（２１Ｍ３．Ｎ４のコントロールゲートは共通にコン
トロールゲート線（５）ＣＧＩＪに接続され、ソースは
共通にトランジスタ（１） ＱｌＢのドレインに接続さ
れる。トランジスタ（１） ＱｌＢのゲートはソース線
選択信号ＳＬに接続され、ソースは接地される０トラン
ジスタ（１） Ｑ１９のドレインはセンスノード（９）
８Ｎユに接続され、ゲートはビット線選択信号ＢＬＴ
２１に接続され、ソースはピッ） Ｍ（４） ＢＬ２１
に接続される。 トランジスタ（１） Ｑ２０のドレイ
ンはセンスノード（９） ８Ｎ２に接続され、ゲートは
ビット線選択信号ＥＬＴ２２に接続され、ソースはビッ
ト線（４） ＢＬ２ｇに接続される。The sources of transistors (4) QB and QIO are connected to the drain of transistor (1) Q12, and the gate of transistor (1) Q12 is connected to sense amplifier activation signal SO.
The saw 7 is connected to the power supply voltage. The sources of the transistors (1) Q9, ..., Q11 are connected to the drains of the transistors (1) Q13, the gates of the transistors (1) Q13 are connected to the sense amplifier activation signal SO, and the sources are grounded. Transistor (
1) L without Q8 Q13 constitutes a sense amplifier. In addition, sense node (9) 8Nl rt) transistor (
1) Connect to Q1 source, sense node (9)
SN2 is connected to the source of transistor (1) Q15. Transistor (1) Q14. The gates of Q15 are commonly connected to the precharge signal PRE, and the drains are commonly connected to the power supply voltage. Also, the transistor (
1) The drain of Q16 is connected to bit line (4) BL21, the gate is connected to word Ml (3) WL2, and the source is connected to the drain of memory transistor (2) N3. The drain of transistor (1) Q17 is connected to bit line (4) BL22, the gate is connected to word line (3) WL2, and the source is connected to the drain of memory transistor (2) N4. The control gates of memory transistors (21M3.N4 are commonly connected to the control gate line (5) CGIJ, and the sources are commonly connected to the drains of transistor (1) QlB. The gates of transistor (1) QlB are connected to the source line selection 0 transistor (1) connected to signal SL and whose source is grounded Drain of Q19 is sense node (9)
The gate is connected to bit line selection signal BLT.
Connected to 21, source is beep) M(4) BL21
connected to. The drain of transistor (1) Q20 is connected to sense node (9) 8N2, the gate is connected to bit line selection signal ELT22, and the source is connected to bit line (4) BL2g.
次にＩＦ１作について説明する。書き込みについては、
第３図の従来例に示したものと同様であるので説明を省
略する〇
以下、第２図を参照して説明する。メモリトランジスタ
（２）Ｍｌから読み出しを行なう場合、ソース線選択信
号ＳＬは”Ｈ” Ｋなシメそりトランジスタ（２３Ｍｌ
ないしＮ４のソースは接地される。まず１グリチヤ一ジ
信号ＰＲＥとビット線選択信号ＢＬＴＩＩ。Next, IF1 work will be explained. Regarding writing,
Since it is the same as that shown in the conventional example of FIG. 3, the explanation will be omitted. Hereinafter, it will be explained with reference to FIG. 2. When reading from the memory transistor (2) Ml, the source line selection signal SL is set to "H".
The source of N4 is grounded. First, the first signal PRE and the bit line selection signal BLTII.
ＢＬＴ１２．ＢＬＴ２２は”Ｈ” Ｋな夛、ビット線（
４）８Ｌ１ユはトランジスタ（１） Ｑ１４によってプ
リチャージされ、？” ７ ） Ｊｉ！（４） ＢＬ１
２．ＢＬ２２ ｔ’ｉ ） アンプ２ タ（１） Ｑ１
５ ＩＣよってプリチャージされる。 トランジスタ（
１）Ｑ１４゜Ｑ１５のプリチャージ能力は同等であシ、
センスノード（９） ＳＮ１の容量はセンスノード（９
） ８Ｎ２の容量の半分になっているので、センスノー
ド（９） ８Ｎｌ 、 ＳＮ２はアンバランスにプリチ
ャージされる。すなわちセンスノード（９） ８Ｎｌの
電位はセンスノード（９） ８１？２の電位よシも高く
なる。次に、プリチヤージ信号ＰＲＥはＩＩＬｌｌにな
シ、ビット線選択信号ＥＬ’［’１２ ｒｉ＋１ＬＩ＋
になる。ワード線（３） ＷＬｌは”Ｈ” Ｋなシ、コ
ントロールゲート４１（５） ＣＧＬＬはメモリトラン
ジスタ（２）に書き込まれたデータが１ｌｌＩＩとＩＩ
□ ＩＩの場合のしきい値の中間の電位になる。メモ
リトフンジスタ（２） ＭＩ Ｖｃｕｌｕが書き込まれ
ていると、オフの１まであシセンスノード（９） ５Ｎ
ＩＯ電位は変化しない。BLT12. BLT22 is "H" K, bit line (
4) 8L1 is precharged by transistor (1) Q14, ? ” 7) Ji! (4) BL1
2. BL22 t'i) Amplifier 2 ta(1) Q1
5 Precharged by IC. Transistor (
1) The precharge ability of Q14゜Q15 is the same,
Sense node (9) The capacitance of SN1 is the sense node (9
) Since the capacity is half of that of 8N2, the sense node (9) 8Nl and SN2 are precharged unbalanced. That is, the potential of the sense node (9) 8Nl is higher than the potential of the sense node (9) 81?2. Next, the precharge signal PRE is set to IILll, and the bit line selection signal EL'['12 ri+1LI+
become. Word line (3) WLl is “H” K, control gate 41 (5) CGLL is the data written in memory transistor (2) is 1llII and II
□ The potential is between the threshold values in case II. Memory function register (2) If MI Vculu is written, the sense node (9) 5N
The IO potential does not change.
メモリトランジスタ（２３ＭＩ Ｖｃｌｌｏｌｌが書き
込まれていると、オンしてビット１Ｉ（４）ＢＬＩＩに
蓄積されていた電荷が放電され、センスノード（９）
８Ｎｌの電位は下が夛センスノード（９） ８Ｎ２の電
位よりも低くなる。その後、ビット線選択信号ＢＬＴ
１工、ＢＬ’Ｉ’２２とセンスアンプ活性化信号ＳＯは
ＩＩＬｌｌになシ、センスアンプが活性化する。それに
よって、読み出しが行なわれる。When the memory transistor (23MI Vcloll) is written, it turns on and the charge accumulated in bit 1I (4) BLII is discharged, and the sense node (9)
The potential of 8Nl is lower than the potential of 8N2, which is located at the lower sense node (9). After that, bit line selection signal BLT
1, BL'I'22 and the sense amplifier activation signal SO are set to IILll, and the sense amplifier is activated. Reading is thereby performed.
以上のように、この発明によれば、ビット線を対にして
、上記ビット線対を２つに分割し、中央にセンスアンプ
を設けたことにより、同一ワード線に接続されるメモリ
七ルのうち、ｌ／２のメモリセρから同時に読み出しを
行なうことができ、読み出されたデータに対しては出力
バッファに転送するだけでよく、高速の読み出しが可能
になる。As described above, according to the present invention, bit lines are paired, the bit line pair is divided into two, and a sense amplifier is provided in the center, so that seven memory cells connected to the same word line can be connected to the same word line. Of these, reading can be performed simultaneously from 1/2 memory cells ρ, and the read data only needs to be transferred to the output buffer, making high-speed reading possible.
また、読み出されたデータを順次出力バッファに転送す
ることによってシリアルアクセスが可能になる。また、
１．５ＶＷＪ作であるので、ビット線電位ｆ：１ｖない
し１．５ｖに保つための回路が不要になシ、回路構成が
簡単になる。さらに、１．５ＶｌｌＪ作であるので、低
消費電力のものが得られるという効果がある。Furthermore, serial access becomes possible by sequentially transferring the read data to the output buffer. Also,
Since it is a 1.5VWJ product, there is no need for a circuit to maintain the bit line potential f: 1v to 1.5v, which simplifies the circuit configuration. Furthermore, since it is manufactured at 1.5VllJ, it has the effect of providing low power consumption.
第１図は仁の発明の一実施例である不揮発性半導体配憶
装置の基本構成を示す回路図、第２図は第１図の不揮発
性半導体配憶装置の読み出しにおける各部の信号波形を
示すタイミング図、第３図は従来の不揮発性半導体配憶
装置の基本構成を示す回路図である。
図において、（１）はトランジスタ、（２）はメモリト
ランジスタ、（３）はワード線、（４）はビット線、
（６）はコントロールゲート線、（９）はセンスノード
である。
なお、図中、同一符号は同一、又は相当部分を示す。Figure 1 is a circuit diagram showing the basic configuration of a non-volatile semiconductor storage device which is an embodiment of Jin's invention, and Figure 2 shows signal waveforms at various parts during readout of the non-volatile semiconductor storage device of Figure 1. The timing diagram and FIG. 3 are circuit diagrams showing the basic configuration of a conventional nonvolatile semiconductor storage device. In the figure, (1) is a transistor, (2) is a memory transistor, (3) is a word line, (4) is a bit line,
(6) is a control gate line, and (9) is a sense node. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
ワード線方向およびビット線方向に沿つて複数個配置し
た不揮発性半導体記憶装置において、上記ビット線を対
にして、上記ビット線を２つに分割し、中央にセンスア
ンプが接続された構成であつて、上記ビット線対をアン
バランスにプリチヤージする手段を有することを特徴と
する不揮発性半導体記憶装置。In a nonvolatile semiconductor memory device in which a plurality of memory transistors each having a floating gate are arranged along a word line direction and a bit line direction, the bit lines are made into pairs, the bit lines are divided into two, and a sense amplifier is installed in the center. What is claimed is: 1. A nonvolatile semiconductor memory device having a configuration in which the bit line pairs are connected, and further comprising means for unbalanced precharging of the bit line pair.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250489A JPH04127478A (en) | 1990-09-18 | 1990-09-18 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250489A JPH04127478A (en) | 1990-09-18 | 1990-09-18 | Nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127478A true JPH04127478A (en) | 1992-04-28 |
Family
ID=17208629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250489A Pending JPH04127478A (en) | 1990-09-18 | 1990-09-18 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127478A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528839B2 (en) | 1999-02-01 | 2003-03-04 | Shoji Shukuri | Semiconductor integrated circuit and nonvolatile memory element |
| US7286425B2 (en) | 2005-10-31 | 2007-10-23 | International Business Machines Corporation | System and method for capacitive mis-match bit-line sensing |
-
1990
- 1990-09-18 JP JP2250489A patent/JPH04127478A/en active Pending
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