JPH04124858A - Manufacture of semiconductor device and sealing jig of semiconductor device - Google Patents
Manufacture of semiconductor device and sealing jig of semiconductor deviceInfo
- Publication number
- JPH04124858A JPH04124858A JP2243842A JP24384290A JPH04124858A JP H04124858 A JPH04124858 A JP H04124858A JP 2243842 A JP2243842 A JP 2243842A JP 24384290 A JP24384290 A JP 24384290A JP H04124858 A JPH04124858 A JP H04124858A
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- cap
- semiconductor device
- package
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000007789 sealing Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000000919 ceramic Substances 0.000 claims abstract description 11
- 238000003466 welding Methods 0.000 abstract description 18
- 239000000853 adhesive Substances 0.000 abstract description 4
- 230000001070 adhesive effect Effects 0.000 abstract description 4
- 238000005219 brazing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- -1 AuSn alloy Chemical compound 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
キャビティダウン型セラミックパッケージの製造方法及
びその封止治具に関し、
電気抵抗溶接を用いてキャップ封止の信頼性を向上する
ことを目的とし、
半導体素子を搭載するキャビティと、外部接続端子とが
パッケージ本体の同一面に設けられたキャビティダウン
型セラミックパッケージの製造方法であって、パッケー
ジ本体のキャビティ開口部をとり巻いて金属製シールリ
ングを接着する工程と、上記シールリングに金属製キャ
ップを載置又は挿入し、その周辺を、電極ホルダよりパ
ッケージ端部側に配置したローラ電極により電気抵抗溶
接する工程、とを少なくとも含むように構成する。[Detailed Description of the Invention] [Summary] This invention relates to a method for manufacturing a cavity-down type ceramic package and a sealing jig for the same, with the purpose of improving the reliability of cap sealing using electric resistance welding. A method for manufacturing a cavity-down type ceramic package in which a mounting cavity and external connection terminals are provided on the same surface of a package body, the method comprising: bonding a metal seal ring around the cavity opening of the package body; , placing or inserting a metal cap on the seal ring, and electrical resistance welding the periphery thereof using a roller electrode placed closer to the end of the package than the electrode holder.
本発明はキャビティダウン型セラミツクツクツケージの
製造方法及びその封止治具に関する。The present invention relates to a method for manufacturing a cavity down type ceramic cage and a sealing jig therefor.
セラミックパッケージは通常、外部接続端子とは反対側
に封止部があるものくキャビティアップパッケージ）が
標準であるが、消費電力の高い集積回路チップを搭載す
る場合には外部接続端子と同じ側に封止部のあるキャビ
ティダウン型ツク・ソケージが使用される。The standard ceramic package is usually a cavity-up package with the sealing part on the side opposite to the external connection terminals, but when mounting an integrated circuit chip with high power consumption, the sealing part is placed on the same side as the external connection terminals. A cavity-down type cage with a seal is used.
従来、キャビティダウン型セラミツクツくツケージのキ
ャップ封止方法は、パッケージ封止領域にＡｕＳｎ合金
等の接着用金を介して金属キャップをセットし、これを
バネ式クリップ等で固定し、次いでコンベア式加熱炉で
パッケージ全体を加熱して接着用金属を溶融し、キャッ
プをパッケージに気密封止していた。Conventionally, the cap sealing method for cavity-down type ceramic shoe cages involves setting a metal cap in the package sealing area via adhesive gold such as AuSn alloy, fixing it with a spring clip, etc., and then conveyor-type heating. The entire package was heated in a furnace to melt the adhesive metal and hermetically seal the cap to the package.
上記従来のキャップ封止方法ではパッケージ全体を加熱
するため、内部に閉じ込められた気体が膨張して封止部
にピンホールを生じリーク不良となるという問題があっ
た。このためパッケージ全体を加熱する必要のない第７
図に示すような電気抵抗溶接による方法が考えられる。In the conventional cap sealing method described above, since the entire package is heated, there is a problem in that the gas trapped inside expands and pinholes are formed in the sealing portion, resulting in leakage defects. Therefore, there is no need to heat the entire package.
A possible method is electric resistance welding as shown in the figure.
図はキアビティ１ａと反対側に外リード２が設けられた
キャビティアップパッケージの場合である。この方法は
、パッケージ本体１のキャビティ１ａの周囲に予め金属
製のシールリング２をろう付けしておき、この上に金属
製キャップ３を載置し、その周囲をローラ電極４．４′
でシールリング２に押圧しながら移動し、電極４．４′
間に電流を流して溶接するのである。しかしこの方法は
、キャビティの周囲に多数の外部接続端子が設けられた
キャビティダウン型パッケージにはローラ電極４．４′
の移動に外部接続端子が邪魔するため適用が困難である
。The figure shows a case of a cavity-up package in which an outer lead 2 is provided on the side opposite to the cavity 1a. In this method, a metal seal ring 2 is brazed in advance around a cavity 1a of a package body 1, a metal cap 3 is placed on top of the seal ring 2, and a roller electrode 4.4' is placed around the seal ring 2.
Move the electrode 4.4' while pressing it against the seal ring 2.
Welding is done by passing a current between them. However, this method is not suitable for cavity-down type packages in which a large number of external connection terminals are provided around the cavity.
It is difficult to apply this device because the external connection terminal obstructs the movement of the device.
本発明は上記従来の問題点に鑑み、電気抵抗溶接を用い
てキャップ封止の信頼性を向上したキャビティダウン型
セラミックパッケージ及びその製造方法を提供すること
を目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned conventional problems, an object of the present invention is to provide a cavity-down type ceramic package in which the reliability of cap sealing is improved using electric resistance welding, and a method for manufacturing the same.
上記目的を達成するため本発明の半導体装置の製造方法
では、半導体素子１２を搭載するキャビティ１０ａと、
外部接続端子１１とがパッケージ本体１０の同一面に設
けられたキャビティダウン型セラミックパッケージの製
造方法であって、パフケージ本体１０のキャビテイ１０
ａ開口部をとり巻いて金属製シールリング１４を接着す
る工程と、上記シールリング１４に金属製キャップ１５
を載置又は挿入し、その周辺を、電極ホルダ１６．１６
’よりパッケージ端部側に配置したローラ電極１７．１
７’ により電気抵抗溶接する工程とを少なくとも含む
ことを特徴とする。In order to achieve the above object, the method for manufacturing a semiconductor device of the present invention includes a cavity 10a in which a semiconductor element 12 is mounted;
A method for manufacturing a cavity down type ceramic package in which an external connection terminal 11 is provided on the same surface of a package body 10, the cavity 10 of a puff cage body 10 is
a step of adhering the metal seal ring 14 around the opening, and attaching the metal cap 15 to the seal ring 14;
Place or insert the electrode holder 16.16 around it.
Roller electrode 17.1 placed closer to the end of the package than
7'.
また本発明の半導体装置の封止治具では複数の電極ホル
ダ１６．１６’と、該電極ホルダ１６・１６′の端部に
設けられ、電圧が印加されるローラ電極１７．１７’と
を有する半導体装置の封止治具において、前記ローラ電
極１７．１７’は前記複数の電極ホルダ１６．１６’の
外側に設けられていることを特徴とする。Further, the semiconductor device sealing jig of the present invention includes a plurality of electrode holders 16, 16', and roller electrodes 17, 17' provided at the ends of the electrode holders 16, 16' and to which a voltage is applied. In the semiconductor device sealing jig, the roller electrode 17.17' is provided outside the plurality of electrode holders 16.16'.
キャビテイ１０ａ開口部の外側に金属製シールリング１
４を接合し、該シールリング１４に金属製キャップ１５
を載置又は挿入し、その周辺を、電極ホルダ１６．１６
’より外側に配置した電極１７．１７’により電気抵抗
溶接することにより、電極ホルダ１６１６′がキャビテ
ィ開口部と同一面に設けられた外部接続端子１１に接触
することがないため容易に電気抵抗溶接が可能となる。A metal seal ring 1 is placed on the outside of the opening of the cavity 10a.
4, and a metal cap 15 is attached to the seal ring 14.
Place or insert the electrode holder 16.16 around it.
By performing electric resistance welding with the electrodes 17 and 17 placed on the outside, the electrode holder 1616' does not come into contact with the external connection terminal 11 provided on the same surface as the cavity opening, making it easy to perform electric resistance welding. becomes possible.
そのためロー付けの如く全体を加熱する必要がないため
ピンホールが発生せず完全な気密封止ができる。Therefore, there is no need to heat the entire part as in brazing, so pinholes do not occur and a complete hermetic seal can be achieved.
第４図は本発明方法により作成される半導体装置を示す
図であり、（ａ）は平面図、（ｂ）はａ図のｂ−ｂ線に
おける断面図である。FIG. 4 is a diagram showing a semiconductor device manufactured by the method of the present invention, in which (a) is a plan view and (b) is a cross-sectional view taken along line bb in figure a.
同図において、１０はパッケージ本体であり、該パッケ
ージ本体には、その上面中央にキャビティ１０ａが形成
され、その周囲に多数の外部接続端子１１が植設されて
いる。そしてキャビティ１０ａには半導体素子工２が搭
載され、その電極と図示なきインナーリードとの間がワ
イヤ１３で接続されている。In the figure, 10 is a package body, and the package body has a cavity 10a formed at the center of its upper surface, and a large number of external connection terminals 11 are implanted around the cavity 10a. A semiconductor device 2 is mounted in the cavity 10a, and its electrodes and inner leads (not shown) are connected by wires 13.
１４は金属製のシールリングであり、キャビティ１０ａ
の外周に配置されパッケージ本体１０にロー付けされて
いる。１５は金属製のキャップであり、該キャップ１５
はその立上り部を上にしてシールリング１４の内側に落
し込まれ、その立上り部先端をシールリング１４に電気
抵抗溶接されている。14 is a metal seal ring, and the cavity 10a
It is arranged on the outer periphery of the package body 10 and is soldered to the package body 10. 15 is a metal cap;
is dropped into the seal ring 14 with its rising portion facing upward, and the tip of the rising portion is electrically resistance welded to the seal ring 14.
第５図は本発明方法により作成される半導体装置の他の
例を示す図であり、（ａ）は平面図、（ｂ）はａ図のｂ
−ｂ線における断面図である。FIG. 5 is a diagram showing another example of a semiconductor device manufactured by the method of the present invention, in which (a) is a plan view, and (b) is a
It is a sectional view taken along the -b line.
同図において第４図と同一部分は同一符号を付して示し
た。In this figure, the same parts as in FIG. 4 are designated by the same reference numerals.
本半導体装置は、本質的には第４図のものと同様であり
、異なるところは、第４図のシールリング１４及びキャ
ップ１５が円形であるのに対し、この例では角形である
ことである。This semiconductor device is essentially the same as that in FIG. 4, and the difference is that the seal ring 14 and cap 15 in FIG. 4 are circular, whereas in this example they are square. .
第６図は本発明方法により作成される半導体装置の他の
例を示す断面図である。同図において第４図と同一部分
は同一符号を付して示した。FIG. 6 is a sectional view showing another example of a semiconductor device manufactured by the method of the present invention. In this figure, the same parts as in FIG. 4 are designated by the same reference numerals.
本半導体装置も、本質的には第４図のものと同様であり
、第４図のキャップ１５が外周に立上り部を有する凹状
であるのに対し、この例では略平板状である点が異なる
のみである。This semiconductor device is also essentially the same as the one shown in FIG. 4, except that the cap 15 in FIG. Only.
次に本発明の半導体装置の製造方法及び封止治具につい
て、その第１の実施例を第１図により鋭胡する。本実施
例は第４図又は第５図で説明した半導体装置に対する製
造方法である。Next, a first embodiment of the semiconductor device manufacturing method and sealing jig of the present invention will be explained in detail with reference to FIG. This embodiment is a manufacturing method for the semiconductor device explained in FIG. 4 or FIG. 5.
本実施例は先ず多数の外部接続端子１１が植設され、且
つ該外部接続端子が植設された面に開口するキャビティ
１０ａが形成されたキャビティダウン型セラミックパッ
ケージの本体１０の、該キャビティ１０ａの開口部をと
り巻いて、金属製のシールリング１４を銀ロー等のロー
材でロー付けする。次いでキャビティ１０ａに半導体素
子１２を搭載し、さらに該半導体素子の電極と図示なき
インナーリード間をワイヤ１３で接続する。その後金属
製キャップ１５を、その立上り部が上になるようにして
シールリング１４の内側に落し込み、該キャップ１５の
立上り部先端をシールリング１４に電気抵抗溶接するの
である。この電気抵抗溶接は、図の如く互いに絶縁され
た１対の電極ホルダ１６．１６’ と、該電極ホルダ１
６．１６’ に回転自在に支持され、且つ電極ホルダ１
６．１６’よりより外側に配置された円錐ローラ形の１
対の溶接用ローラ電極１７．１７’を具備した溶接装置
を用い、該ローラ電極１７．１７’をキャップ１５の立
上り部先端に押圧し、電極ホルダ１６・１６′間に電流
ｌを供給しながらパッケージ本体１０を矢印へ方向又は
Ａ′方向に回動することによりキャップ１５の立上り先
端部とシールリング１４との接触部を発熱させ、核部を
電気抵抗溶接するのである。In this embodiment, first, a large number of external connection terminals 11 are implanted, and the cavity 10a of the main body 10 of a cavity down type ceramic package is formed, in which a cavity 10a is formed that opens on the surface where the external connection terminals are implanted. A metal seal ring 14 is soldered around the opening with a brazing material such as silver solder. Next, the semiconductor element 12 is mounted in the cavity 10a, and the electrodes of the semiconductor element and inner leads (not shown) are connected by wires 13. Thereafter, the metal cap 15 is dropped into the seal ring 14 with its rising portion facing upward, and the tip of the rising portion of the cap 15 is electrically resistance welded to the seal ring 14. This electric resistance welding involves a pair of electrode holders 16 and 16' which are insulated from each other, and the electrode holder 1 as shown in the figure.
6.16', and is rotatably supported by the electrode holder 1.
6. Conical roller type 1 located outside of 16'
Using a welding device equipped with a pair of welding roller electrodes 17.17', press the roller electrodes 17.17' against the tip of the rising part of the cap 15, and while supplying current l between the electrode holders 16 and 16'. By rotating the package body 10 in the direction of the arrow or in the direction A', heat is generated at the contact portion between the rising tip of the cap 15 and the seal ring 14, and the core portion is electrically resistance welded.
本実施例によれば溶接装置の電極ホルダ１６．１６’が
溶接用のローラ電極１７．１７’より内側にあるため、
キャップ溶接時に外部接続端子１１が邪魔にならず容易
に溶接することができる。また本実施例により作成され
た半導体装置は従来のロー付けの如く全体を加熱する必
要がないので溶接部にピンホールを生ぜず完全なキャッ
プ封止が可能となる。According to this embodiment, since the electrode holder 16.16' of the welding device is located inside the welding roller electrode 17.17',
When welding the cap, the external connection terminal 11 does not get in the way and can be easily welded. Further, since the semiconductor device manufactured according to this embodiment does not require heating the entire device as in conventional brazing, it is possible to completely seal the cap without forming pinholes in the welded portion.
第２図は本発明の半導体装置の製造方法及び封止治具の
第２の実施例を説明するための図である。FIG. 2 is a diagram for explaining a second embodiment of the semiconductor device manufacturing method and sealing jig of the present invention.
同図において第１図と同一部分は同一符号を付して示し
た。In this figure, the same parts as in FIG. 1 are designated by the same reference numerals.
本実施例は第６図に示した半導体装置に対するものであ
るが本質的には前実施例と同様である。This embodiment is directed to the semiconductor device shown in FIG. 6, but is essentially the same as the previous embodiment.
異なるところは、キャップ１５が略平板状であるため、
ローラ電極１７．１７’を算盤玉状とし、キャップ１５
に対する押圧箇所をキャップ１５の外周端よりやや内側
としたことで他は前実施例と同様である。The difference is that the cap 15 is approximately flat,
The roller electrodes 17 and 17' are shaped like abacus beads, and the cap 15
The other aspects are the same as in the previous embodiment except that the pressure point for the cap 15 is slightly inside the outer circumferential edge of the cap 15.
従って本実施例の作用効果は前実施例と同様であ具の第
３の実施例を説明するための図である。同図において第
１図と同一部分は同一符号を付して示した。Therefore, the effects of this embodiment are the same as those of the previous embodiment, and this is a diagram for explaining the third embodiment. In this figure, the same parts as in FIG. 1 are designated by the same reference numerals.
本実施例が前実施例と異なるところは、電極ホルダ１６
．１６’及びローラ電極１７□１７′の形状を変更し、
その抑圧箇所を変えたことである。即ち、電極ホルダ１
６・１６′はその先端をそれぞれ外側にＬ字状に曲げ、
その先端にローラ電極１７・１７′を回転自在に支持す
る軸受孔を垂直に設け、ローラ電極１７．１７’は円錐
ローラ状とし、シールリング１４上に載置されたキャッ
プ１５の外周をシールリング１４に押圧するようにした
もので、他は前実施例と同様である。本実施例の場合は
電極ホルダ１６１６′及びローラ電極１７．１７’の一
部がシールリング１４の外周より外側に出るため、第１
、第２の実施例より多小不利となるが、はぼ同様な効果
が得られる。This embodiment differs from the previous embodiment in that the electrode holder 16
．． 16' and the shape of the roller electrode 17□17',
The key is to change the location of the suppression. That is, the electrode holder 1
6 and 16' bend their tips outward into an L shape,
A bearing hole for rotatably supporting the roller electrodes 17, 17' is vertically provided at the tip of the roller electrode 17, 17', and the roller electrode 17, 17' has a conical roller shape, and the outer periphery of the cap 15 placed on the seal ring 14 is attached to the seal ring. 14, and the rest is the same as the previous embodiment. In the case of this embodiment, a portion of the electrode holder 1616' and the roller electrode 17.17' protrude outside the outer periphery of the seal ring 14, so the first
Although this embodiment is somewhat disadvantageous compared to the second embodiment, it is possible to obtain almost the same effect.
以上説明した様に、本発明によればキャビティダウン型
セラミックパッケージにおいて、キャップを電気抵抗溶
接による封止ができ、Ａｕ３ｎなどの合金による封止法
で発生するようなピンホールが皆無となり、完全な封止
ができ、信頼性の向上及び歩留り向上に寄与すること大
である。As explained above, according to the present invention, in a cavity down type ceramic package, the cap can be sealed by electric resistance welding, and there are no pinholes that occur with sealing methods using alloys such as Au3N, and the cap is completely sealed. It can be sealed, which greatly contributes to improved reliability and yield.
第１図は本発明の半導体装置の製造方法及び封止治具の
第１の実施例を説明するための図、第２図は本発明の半
導体装置の製造方法及び封止治具の第２の実施例を説明
するた於の図、第３図は本発明の半導体装置の製造方法
及び封止治具の第３の実施例を説明するための図、第４
図は本発明方法により作成される半導体装置を示す図、
第５図及び第６図は本発明方法により作成される半導体
装置の他の例を示す図、
第７図は従来の半導体装置の製造方法を説明するための
図である。
図において、
１０はパッケージ本体、
１１は外部接続端子、
１２は半導体素子、
１３はワイヤ、
１４はシールリング、
１５はキャップ、
１６．１６’ は電極ホルダ、
１７．１７’はローラ電極
を示す。FIG. 1 is a diagram for explaining a first embodiment of the semiconductor device manufacturing method and sealing jig of the present invention, and FIG. 2 is a diagram for explaining a second embodiment of the semiconductor device manufacturing method and sealing jig of the present invention. FIG. 3 is a diagram for explaining the third embodiment of the semiconductor device manufacturing method and sealing jig of the present invention, and FIG.
The figure shows a semiconductor device manufactured by the method of the present invention, Figures 5 and 6 show other examples of semiconductor devices manufactured by the method of the present invention, and Figure 7 shows conventional manufacturing of a semiconductor device. FIG. 3 is a diagram for explaining the method. In the figure, 10 is a package body, 11 is an external connection terminal, 12 is a semiconductor element, 13 is a wire, 14 is a seal ring, 15 is a cap, 16.16' is an electrode holder, and 17.17' is a roller electrode.
Claims (1)
）と、外部接続端子（１１）とがパッケージ本体（１０
）の同一面に設けられたキャビティダウン型セラミック
パッケージの製造方法であって、パッケージ本体（１０
）のキャビティ（１０ａ）開口部をとり巻いて金属製シ
ールリング（１４）を接着する工程と、 上記シールリング（１４）に金属製キャップ（１５）を
載置又は挿入し、その周辺を、電極ホルダ（１６、１６
′）よりパッケージ端部側に配置したローラ電極（１７
、１７′）により電気抵抗溶接する工程、とを少なくと
も含むことを特徴とする半導体装置の製造方法。 ２、複数の電極ホルダ（１６、１６′）と、該電極ホル
ダ（１６、１６′）の端部に設けられ、電圧が印加され
るローラ電極（１７、１７′）とを有する半導体装置の
封止治具において、 前記ローラ電極（１７、１７′）は前記複数の電極ホル
ダ（１６、１６′）の外側に設けられていることを特徴
とする半導体装置の封止治具。[Claims] 1. A cavity (10a) in which a semiconductor element (12) is mounted;
) and the external connection terminal (11) are connected to the package body (10
) A method for manufacturing a cavity down type ceramic package provided on the same surface of a package body (10
), a step of adhering a metal seal ring (14) surrounding the opening of the cavity (10a), and placing or inserting a metal cap (15) on the seal ring (14), and surrounding the area with an electrode. Holder (16, 16
The roller electrode (17
, 17'). 2. Sealing of a semiconductor device having a plurality of electrode holders (16, 16') and roller electrodes (17, 17') provided at the ends of the electrode holders (16, 16') to which a voltage is applied. A sealing jig for a semiconductor device, characterized in that the roller electrodes (17, 17') are provided outside the plurality of electrode holders (16, 16').
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243842A JPH04124858A (en) | 1990-09-17 | 1990-09-17 | Manufacture of semiconductor device and sealing jig of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243842A JPH04124858A (en) | 1990-09-17 | 1990-09-17 | Manufacture of semiconductor device and sealing jig of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124858A true JPH04124858A (en) | 1992-04-24 |
Family
ID=17109761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243842A Pending JPH04124858A (en) | 1990-09-17 | 1990-09-17 | Manufacture of semiconductor device and sealing jig of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124858A (en) |
-
1990
- 1990-09-17 JP JP2243842A patent/JPH04124858A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04124858A (en) | Manufacture of semiconductor device and sealing jig of semiconductor device | |
| JPH04352436A (en) | Semiconductor device | |
| JPH02116186A (en) | Semiconductor laser | |
| JP2689621B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS6225899Y2 (en) | ||
| JPS63240051A (en) | Ceramic cap | |
| JPH02148794A (en) | Hybrid module | |
| JPH0723961Y2 (en) | Package for storing semiconductor devices | |
| JPH0332048A (en) | Semiconductor device | |
| JPH04145633A (en) | Production of semiconductor device | |
| WO1995008842A1 (en) | Integrated circuit package having a lid that is specially adapted for attachment by a laser | |
| JP2001116713A (en) | Gas sensor and production method thereof | |
| JP2650190B2 (en) | Manufacturing method of high power incandescent lamp | |
| JPS61156842A (en) | Manufacture of semiconductor device | |
| JPH03149893A (en) | Semiconductor device | |
| JPH069509Y2 (en) | Package for storing semiconductor devices | |
| JPS5915080Y2 (en) | semiconductor equipment | |
| JP2856129B2 (en) | Resin-sealed electronic device | |
| JPH043501Y2 (en) | ||
| JPS63248139A (en) | Semiconductor device | |
| JPH0344954A (en) | Method of connecting leads of hybrid module | |
| JPH01196131A (en) | Formation of wire bonding ball | |
| JPH04321255A (en) | Airtightly sealing method for semiconductor enclosure | |
| JPS6155778B2 (en) | ||
| JPH0418807A (en) | Crystal resonator |