JPH04123636A - Digital modulator - Google Patents
Digital modulatorInfo
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル無線通信に用いられるディジタル
変調器に関する。特に、周波数ホッピングに用いるディ
ジタル変調器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital modulator used in digital wireless communications. In particular, it relates to digital modulators used for frequency hopping.
ディジタル位相変調波は、直交変調器に！チャネルおよ
びＱチャネルの各ベースバンド信号を入力して生成する
ことができる。Digital phase modulated waves can be converted into quadrature modulators! Each baseband signal of channel and Q channel can be input and generated.
すなわち、基準搬送波の周波数をｆ、とし、変調される
データ信号の１符号期間をＴとして時間ｔ＝ｉＴ （ｉ
は整数）ごとに一定の位相φ轟をとる位相変調波Ｓ（【
）は、
５（ｔ） ＝Ａｃｏｓ（２ｘｆｃｔ＋φｉ ）・（１）
と表すことができ、さらに
５（ｔ） −Ａｃｏｓ（２πｆｃｔ） ＣＯ３φ１
− Ａｓ１ｎ（２ｘ ｆｃ ｔ ） ｓｉｎφｉ
・（２）と変形することができ、直交変調器を用い
て変調波が得られることがわかる。That is, the frequency of the reference carrier wave is f, and the period of one symbol of the data signal to be modulated is T, and the time t=iT (i
is an integer), the phase modulated wave S ([
) is 5(t) =Acos(2xfct+φi)・(1)
It can be expressed as 5(t) −Acos(2πfct) CO3φ1
- As1n(2x fct) sinφi
It can be seen that it can be modified as (2), and a modulated wave can be obtained using a quadrature modulator.
ところで、例えば陸上移動通信では、周波数選択性フェ
ージング下における周波数グイバーシチ効果とバースト
誤りのランダム化の効果を上げるために、チップごとあ
るいはフレームごとに異なる中心周波数にホッピングさ
せる周波数ホッピング（ＦＨ）が行われている。By the way, in land mobile communications, for example, frequency hopping (FH) is performed in which each chip or frame is hopped to a different center frequency in order to increase the frequency diversity effect and randomization of burst errors under frequency selective fading. ing.
この周波数ホッピングを行う変調器では、周波数シンセ
サイザで安定した周波数の信号を生成し、かつそれを高
速に切り替える必要がある。In a modulator that performs this frequency hopping, it is necessary to generate a signal with a stable frequency using a frequency synthesizer and to switch the signal at high speed.
第５図は、周波数シンセサイザを用いて周波数ホッピン
グを行う従来の変調器を構成例を示すブロック図である
。FIG. 5 is a block diagram showing a configuration example of a conventional modulator that performs frequency hopping using a frequency synthesizer.
（ａ）に示す構成は、ホッピングパターン発生器５１か
ら出力されるホッピングパターン信号により、周波数シ
ンセサイザ５２の電圧制御発振器（■ＣＯ）の発振周波
数を制御し、変調器５３から出力される変調信号と周波
数シンセサイザ５２の出力信号とをミクサ５４で乗算す
ることにより、ホ・ンピング周波数信号が得られるよう
になっている。The configuration shown in (a) controls the oscillation frequency of the voltage-controlled oscillator (CO) of the frequency synthesizer 52 using the hopping pattern signal output from the hopping pattern generator 51, and controls the oscillation frequency of the voltage-controlled oscillator (CO) of the frequency synthesizer 52, and the modulation signal output from the modulator 53. By multiplying the output signal of the frequency synthesizer 52 by the mixer 54, a homing frequency signal can be obtained.
（ｂ）に示す構成は、２ （！のデータ信号と、ホンピ
ングパターン発生Ｈ５１から出力されるホッピングパタ
ーン信号とをディジタル加算器５５で加算し、等価的な
２周波ＦＳＸ変調を行って周波数シンセサイザ５６を制
御することにより、ホッピング周波数信号が得られるよ
うになっている。The configuration shown in (b) adds the data signal of 2 (!) and the hopping pattern signal output from the hopping pattern generator H51 in a digital adder 55, performs equivalent two-frequency FSX modulation, and generates a frequency synthesizer. By controlling 56, a hopping frequency signal can be obtained.
このような構成では、安定した周波数信号を高速に切り
替える周波数シンセサイザが不可欠である。In such a configuration, a frequency synthesizer that switches stable frequency signals at high speed is essential.
一方、周波数シンセサイザの構成は、大きくわけて直接
合成方式と間接合成方式に分類できる。On the other hand, the structure of a frequency synthesizer can be broadly classified into a direct synthesis method and an indirect synthesis method.
直接合成方式は、安定な信号から高調波を発生させ、高
調波間の乗算や高調波とその分周波との乗算により、希
望する周波数成分を得るものである。In the direct synthesis method, harmonics are generated from a stable signal, and a desired frequency component is obtained by multiplying the harmonics or by multiplying the harmonics by their frequency divisions.
この方法では、数ｐ秒以下の時間で周波数の切り替えが
可能であり、高速切り替えに対応できるといえるが、乗
算器その他の回路部品が多くなって回路規模が大きくな
り、またスプリアスの増加も避けられず、安定した信号
の合成が極めて困難であった。With this method, it is possible to switch the frequency in a time of several p seconds or less, and it can be said that it can support high-speed switching, but it increases the circuit scale due to the increase in the number of multipliers and other circuit components, and also avoids an increase in spurious signals. Therefore, it was extremely difficult to synthesize a stable signal.
また、間接合成方式は、分周器とＰＬＬ （位相同期ル
ープ）により、出力周波数を基準周波数に同期させて希
望する周波数成分を得るものである。In addition, the indirect synthesis method uses a frequency divider and a PLL (phase locked loop) to synchronize the output frequency with a reference frequency to obtain a desired frequency component.
この方法では、直接合成方式に比べてスプリアスは少な
く、また回路規模も小型になる。しかし、周波数の切り
替え時間は、ループフィルタ（低域通過フィルタ）の時
定数で決まり、それよりも短くすることは不可能で通常
数十ｍ秒〜数秒が必要であった。This method produces fewer spurious signals than the direct synthesis method, and also has a smaller circuit scale. However, the frequency switching time is determined by the time constant of a loop filter (low-pass filter), and it is impossible to make it shorter than that, and usually several tens of milliseconds to several seconds are required.
この周波数切り替え時間を早くしようとすると、電圧制
御発振器の出力信号の周波数安定性が劣化するために、
■引き込み時だけ時定数を下げ、またループ利得を上げ
る方法、■位相比較周波数を切り替え、実効的にループ
利得を切り替える方法、■第２次高調波底分を除去する
ために、ループフィルタの代わりにノツチフィルタを用
い、ループ応答特性を改善する方法、■分周比を切り替
えるときにディジタル／アナログ変換器によって希望周
波数に対応する直流電圧を電圧制御発振器の入力に重畳
し、■ＣＯ出力周波数を可能な限り希望周波数に近づけ
、その差周波数だけを引き込ませる方法、その他の方法
が検討されている。If you try to make this frequency switching time faster, the frequency stability of the output signal of the voltage controlled oscillator will deteriorate.
■ A method to lower the time constant only during pull-in and increase the loop gain, ■ A method to switch the phase comparison frequency and effectively switch the loop gain, ■ An alternative to a loop filter to remove the second harmonic bottom. A method of improving the loop response characteristics by using a notch filter in Methods of bringing the frequency as close to the desired frequency as possible and drawing in only the difference frequency, and other methods are being considered.
しかし、いずれの方法においても、高速切り替えと周波
数安定性を両立させるには不十分であった。However, either method was insufficient to achieve both high-speed switching and frequency stability.
さらに、例えば陸上移動通信にこの周波数ホッピング方
式を適用する場合に、従来の周波数シンセサイザを用い
る構成では、特に複数チャネルの信号を扱う基地局の変
調器において、チャネル数だけの直交変調器および周波
数シンセサイザが必要であった。したがって、チャネル
数の増大に伴って回路規模の増大が避けられなかった。Furthermore, when applying this frequency hopping method to land mobile communications, for example, in a configuration that uses a conventional frequency synthesizer, it is necessary to use quadrature modulators and frequency synthesizers as many as the number of channels, especially in a base station modulator that handles signals of multiple channels. was necessary. Therefore, as the number of channels increases, the circuit scale inevitably increases.
すなわち、周波数シンセサイザで周波数ホッピングを行
う構成では、高速切り替えおよび周波数安定が困難であ
り、かつ複数チャネルに対応する場合には回路規模およ
び消費電力の点で不利であった。That is, in a configuration in which frequency hopping is performed using a frequency synthesizer, high-speed switching and frequency stability are difficult, and when supporting multiple channels, there are disadvantages in terms of circuit scale and power consumption.
一方、チャネル数の増大に対応して基地局における変調
器の一層の小型化が望まれており、それを実現するもの
としてベースバンド信号処理でチャネル指定を行う方法
があり、周波数ホッピングにおいても同様の方法が考え
られている。On the other hand, in response to the increase in the number of channels, there is a desire for further miniaturization of modulators in base stations, and one way to achieve this is to specify channels using baseband signal processing.The same applies to frequency hopping. method is being considered.
その構成は、各チャネルのベースバンド信号に対して、
それぞれ対応するオフセット周波数信号を乗算するミク
サを備え、さらに各ミクサから出力されるＩチャネルデ
ータとＱチャネルデータをそれぞれディジタル的に加算
する加算器を備え、周波数オフセットされた１チヤネル
およびＱチャネルのベースバンド信号を出力するもので
ある。Its configuration is as follows for the baseband signal of each channel:
It is equipped with a mixer that multiplies the respective offset frequency signals, and is further equipped with an adder that digitally adds the I channel data and Q channel data output from each mixer. It outputs a band signal.
しかし、この構成においても低周波数の可変周波数発振
器およびディジタル加算器が必要であり、消費電力の点
で不利であった。However, this configuration also requires a low-frequency variable frequency oscillator and a digital adder, which is disadvantageous in terms of power consumption.
本発明は、ベースバンドディジタル信号処理によって高
速にチャネル切り替えができ、かつ周波数安定度の高い
周波数ホンピンクを実現するディジタル変調器を提供す
ることを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital modulator that enables high-speed channel switching through baseband digital signal processing and realizes frequency phone pinking with high frequency stability.
本発明は、ＲＯＭフィルタにより帯域制限され、かつ複
数チャネルに対応して周波数オフセットしたＩチャネル
データおよびＱチャネルデータを出力するベースバンド
ディジタル信号処理回路と、前記■チャネルデータおよ
びＱチャネルデータを取り込み、位相変調を行う直交変
調器とを備えたディジタル変調器において、前記ＲＯＭ
フィルタの入力アドレスビットが、各データをサンプリ
ングする標本化ビット、前後ビットからの符号間干渉を
計算するデータ蓄積ビットおよびオフセット周波数を指
定するホッピングパターン選択ビットから構成され、前
記ホッピングパターン選択ビットを設定し、前記Ｉチャ
ネルデータおよびＱチャネルデータを指定のチャネルに
ホッピングさせるホッピングパターン設定手段を備えて
構成する。The present invention includes a baseband digital signal processing circuit that outputs I channel data and Q channel data whose band is limited by a ROM filter and whose frequency is offset corresponding to a plurality of channels; In the digital modulator comprising a quadrature modulator that performs phase modulation, the ROM
The input address bits of the filter are composed of a sampling bit for sampling each data, a data accumulation bit for calculating intersymbol interference from the preceding and following bits, and a hopping pattern selection bit for specifying an offset frequency, and the hopping pattern selection bit is set. and a hopping pattern setting means for hopping the I channel data and Q channel data to a designated channel.
（作 用〕
本発明は、あからしめ帯域制限されたデータと周波数オ
フセット情報との乗算結果をメモリに書き込んでおき、
ホッピングパターン設定手段が、ホッピングパターン選
択ビットを用いてオフセット周波数を指定することによ
り、指定のチャネルに高速かつ安定にホッピングさせる
ことができる。(Function) The present invention writes the multiplication result of clearly band-limited data and frequency offset information in memory,
By specifying the offset frequency using the hopping pattern selection bit by the hopping pattern setting means, it is possible to perform hopping to a specified channel quickly and stably.
以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第１図は、本発明によるＱＰＳＫ変調器の一実施例構成
を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a QPSK modulator according to the present invention.
図において、入力データはシリアル／パラレル変換器（
Ｓ／Ｐ）ｌ ｌを介してＩチャネルデータおよびＱチャ
ネルデータに分割される。In the figure, input data is input to a serial/parallel converter (
S/P)l is divided into I channel data and Q channel data.
■チ中ネルデータおよびＱチャネルデータは、それぞれ
シフトレジスタ１２．．１２＠を介して、それぞれＲＯ
ＭフィルタＩＬ、１３ｇおよびＲＯＭフィルタ１３３．
１３４のアドレス入力となる。カウンタ１４は、データ
クロックを取り込ろ各ＲＯＭフィルタ１３．〜１３４に
標本化ビットを出力する。■ Channel data and Q channel data are transferred to shift register 12. ．． RO respectively via 12@
M filter IL, 13g and ROM filter 133.
134 address input. The counter 14 receives the data clock from each ROM filter 13. The sampled bits are output to ~134.
ＲＯＭフィルタ１３．には、■チャネルデータ七オフセ
ット周波数データの乗算データｃｏｓφ。ROM filter 13. For example, ■ Channel data 7 offset frequency data multiplication data cosφ.
ｃｏｓΔω、ｔが格納され、同様にＲＯＭフィルタＩ３
□、１３ｓ、１３ａには、それぞれ乗算データｃｏｓφ
ｉ ’ ＳｌｎΔωｃｔ、ｓｉｎφｉ’ｃＯ５Δωｃｔ
。cosΔω,t is stored, and similarly ROM filter I3
□, 13s, and 13a each have multiplication data cosφ
i' SlnΔωct, sinφi'cO5Δωct
.
ｓｉｎφ１・ｓｉｎΔωｃｔが格納される。sinφ1·sinΔωct is stored.
加算器１５１ではＲＯＭフィルタ１３１．１３４の出力
データを加算することにより、周波数オフセットされた
Ｉチャネルデータｃｏｓ （Δωｃｔ＋φｉ）が得られ
、加算器１５゜ではＲＯＭフィルタ１３ｔ１３、の出力
データを加算することにより、周波数オフセットされた
Ｑチャネルデータ５ｉｎ（Δω、を十φｉ）が得られる
。The adder 151 adds the output data of the ROM filters 131 and 134 to obtain frequency-offset I channel data cos (Δωct+φi), and the adder 15° adds the output data of the ROM filter 13t13. , 5 inches of frequency-offset Q channel data (Δω, 10φi) is obtained.
以上のシリアル・パラレル変換器１１から加算器１５ま
での構成が、ベースバンドディジタル信号処理回路に相
当する。The configuration from the serial-parallel converter 11 to the adder 15 described above corresponds to a baseband digital signal processing circuit.
各チャネル対応に周波数オフセットされた■チャネルデ
ータおよびＱチャネルデータは、それぞれディジタル／
アナログ変換器（Ｄ／Ａ）Ｉ ６゜１６Ｑ、低域通過フ
ィルタ（ＬＰＦ）１７１．１７Ｑを介して、直交変調器
１８に入力されて位相変調信号が得られる構成である。The ■ channel data and Q channel data, which are frequency-offset for each channel, are digital/
The configuration is such that the signal is input to the quadrature modulator 18 via an analog converter (D/A) I6°16Q and a low pass filter (LPF) 171.17Q to obtain a phase modulated signal.
なお、直交変調器１８には、搬送波発振器１９から搬送
波周波数信号が入力される。Note that a carrier frequency signal is input to the quadrature modulator 18 from a carrier wave oscillator 19 .
本発明の特徴とするところは、本実施例では、ＲＯＭフ
ィルタ１３．−１３．の入力アドレスとして、下位ビッ
トから順に、カウンタ１４から１シンボルのデータをサ
ンプリングする標本化ビット、各シフトレジスタ１２＋
、１２゜から前後ビットからの符号間干渉を計算するデ
ータ蓄積ビット、ホッピングパターン設定回路２０から
ホッピングパターン選択ビットを与える構成にある。The feature of the present invention is that in this embodiment, the ROM filter 13. -13. As the input address of the sampling bit for sampling one symbol of data from the counter 14 in order from the lower bit, each shift register 12+
, a data storage bit for calculating intersymbol interference from preceding and following bits from 12 degrees, and a hopping pattern selection bit from a hopping pattern setting circuit 20.
ホッピングパターン設定回路２０は、カウンタ２１、フ
レーム長設定回路２２およびパターン発生器２３により
構成される。The hopping pattern setting circuit 20 includes a counter 21, a frame length setting circuit 22, and a pattern generator 23.
第２図は、ホッピングパターン選択ビットの設定例を示
す図である。FIG. 2 is a diagram showing an example of setting the hopping pattern selection bits.
ここでは、８チヤネルの周波数ホッピングを行う場合に
ついて示す。図に示すように、偶数チャネル数（２ｎチ
ヤネル）の場合には、直交変調器１８の搬送波周波数を
ｎチャネルとｎ＋１チャネルの中間の周波数に設定し、
それぞれΔｆｃと一Δｆｅの正負の周波数オフセットを
かけることにより、オフセットをかける周波数の絶対値
を半分にすることができ、サンプリング周波数を小さく
することができる。すなわち、チャネル１〜チヤネル８
について、ホッピングパターン選択ビットをそれぞれｒ
ｏ ＯＯＪ〜ｒｌ １１Ｊに設定し、搬送波周波数から
−Δｆ４、−Δｆ１、・・・、Δｆ３、Δｆ４に周波数
ホッピングを行う。Here, a case will be described in which frequency hopping of 8 channels is performed. As shown in the figure, in the case of an even number of channels (2n channels), the carrier frequency of the quadrature modulator 18 is set to an intermediate frequency between the n channel and the n+1 channel,
By applying positive and negative frequency offsets of Δfc and -Δfe, respectively, the absolute value of the frequency to which the offset is applied can be halved, and the sampling frequency can be reduced. That is, channel 1 to channel 8
, the hopping pattern selection bits are r
o OOJ~rl Set to 11J and perform frequency hopping from the carrier frequency to -Δf4, -Δf1, . . . , Δf3, Δf4.
なお、奇数チャネル数（２ｎ＋１．）の場合には、直交
変調器１８の搬送波周波数をｎチャネルの中心周波数に
なるように設定する。Note that in the case of an odd number of channels (2n+1.), the carrier frequency of the orthogonal modulator 18 is set to be the center frequency of n channels.
第３図は、ＲＯＭフィルタの入力アドレスの設定例を示
す図である。FIG. 3 is a diagram showing an example of setting the input address of the ROM filter.
下位ビットから順に、標本化ビットに３ビツト、データ
蓄積ビットに９ビツト、ホッピングパターンｉＨ沢ビッ
トに３ビツトの合計１５ビツトが使用される。なお、イ
ンパルス応答の対称性を利用すれば、データ蓄積ビット
を削減することは可能である。Starting from the least significant bit, a total of 15 bits are used: 3 bits for sampling bits, 9 bits for data storage bits, and 3 bits for hopping pattern iH abundance bits. Note that it is possible to reduce the number of data storage bits by utilizing the symmetry of the impulse response.
このような構成において、ホッピングパターン設定回路
２０では、カウンタ２１でデータクロックをリングカウ
ンタ計数し、その計数値がフレーム長設定回路２２に設
定される値になると、ホッピングパターン発生器２３が
ホッピングパターン選択ビットを設定する。In such a configuration, in the hopping pattern setting circuit 20, the counter 21 counts the data clock using a ring counter, and when the counted value reaches the value set in the frame length setting circuit 22, the hopping pattern generator 23 selects the hopping pattern. Set bit.
なお、フレーム長設定回路２２の設定値を変えることに
より、１ビット単位で任意のフレーム長でホッピングさ
せることができる。Note that by changing the setting value of the frame length setting circuit 22, hopping can be performed with an arbitrary frame length in units of 1 bit.
それぞれ標本化ビット、データ蓄積ビットおよびホッピ
ングパターン選択ビットが与えられるＲＯＭフィルタ１
３．．１３４の出力データを加算することにより、帯域
制限（ロールオフ波形整形）されかつ中心周波数Δω。ROM filter 1 each provided with a sampling bit, a data storage bit and a hopping pattern selection bit;
3. ．． By adding the output data of 134, the band is limited (roll-off waveform shaping) and the center frequency Δω is obtained.
に周波数オフセットされた■チャネルデータｃｏｓ （
Δωｃｔ十φ、）が生成できる。同様に、ＲＯＭフィル
タ１３１．１３３の出力データを加算することにより、
Ｑチャネルデータ５ｉｎ（ΔωＣ【＋φ、）を生成する
ことができる。■Channel data cos (
Δωct+φ,) can be generated. Similarly, by adding the output data of ROM filters 131 and 133,
Q channel data of 5 inches (ΔωC[+φ,) can be generated.
第４図は、本発明によるπ／４シフトＱＰＳＫ変調器の
ベースバンドディジタル信号処理回路構成を示すブロッ
ク図である。FIG. 4 is a block diagram showing the baseband digital signal processing circuit configuration of the π/4 shift QPSK modulator according to the present invention.
図において、シリアル／パラレル変換器１１から出力さ
れる■チャネルデータおよびＱチャネルデータをマツピ
ング回路４１に取り込む。ここで得られた振幅の異なる
夏チャネルデータｆ１、■ゎとＱチャネルデータＱ、
、Ｑ、とをそれぞれ対応するシフトレジスタ１２８１、
Ｉ Ｌｂ、 １２Ｑ−１１２゜ｂを介して、それぞれ
ＲＯＭフィルタ１３１１．１３、、、ＲＯＭフィルタ１
３＋ｂ、１３□５、ＲＯＭフィルタ１３３い １３４１
およびＲＯＭフィルタ１３３５．１３４．のアドレス入
力とする。In the figure, channel data and Q channel data output from the serial/parallel converter 11 are taken into a mapping circuit 41. Summer channel data f1, ■ゎ and Q channel data Q with different amplitudes obtained here,
, Q, and corresponding shift registers 1281,
ROM filter 1311.13, , ROM filter 1 via I Lb, 12Q-112°b, respectively.
3+b, 13□5, ROM filter 133 1341
and ROM filter 1335.134. Input the address of
加算器４２１．は、ＲＯＭフィルタ１３．い １３４゜
の出力を加算する。加算器４２１．は、ＲＯＭフィルタ
１３１ｂ、１３４ｂの出力を加算する。加算器４２０ｍ
は、ＲＯＭフィルタ１３□１．１３□の出力を加算する
。加算器４２．１は、ＲＯＭフィルタ１３ｔｈ、１３３
ｂの出力を加算する。Adder 421. is the ROM filter 13. Add the output of 134°. Adder 421. adds the outputs of the ROM filters 131b and 134b. Adder 420m
adds the outputs of the ROM filter 13□1.13□. Adder 42.1 includes ROM filters 13th and 133
Add the outputs of b.
さらに、加算器１５＋は、加算器４２１．と加算器４２
１．の出力を加算して、図外のディジタル／アナログ変
換器（Ｄ／Ａ）１６．に送出する。加算器１５１．は、
加算器４２゜、と加算器４２゜、の出力を加算して、図
外のディジタル／アナログ変換器（Ｄ／Ａ）１６゜に送
出する。Furthermore, adder 15+ includes adder 421 . and adder 42
1. The outputs of the digital/analog converter (D/A) 16. Send to. Adder 151. teeth,
The outputs of the adders 42° and 42° are added together and sent to a digital/analog converter (D/A) 16° (not shown).
ここで、ＲＯＭフィルタ１３、にはＡ ｃｏｓφム・ｃ
ｏｓΔω、ｔが格納され、ＲＯＭフィルタ１３３．には
Ａ ｃｏｓφ、・ｓｉｎΔωｃｔが格納される。以下同
様に、ＲＯＭフィルタ１３１ｂ、１３ｚｂには、Ｂ ｃ
ｏｓφ。Here, the ROM filter 13 has A cosφm・c
osΔω,t is stored in the ROM filter 133. A cosφ, ·sinΔωct is stored in . Similarly, in the ROM filters 131b and 13zb, B c
osφ.
ｃｏｓΔωｃｔ 、 Ｂｃｏｓφ４− ｓｉｎΔωｃｔ
が格納され、ＲＯＭフィルタ１３８１．１３４−には、
Ａｓ１ｎＩｆｉｉ・ｃｏｓΔωｃｔ 、 Ａｓ１ｎφ４
− ｓｉｎΔωｃｔが格納され、ＲＯＭフィルタ１３３
１．１３４．には、Ｂｓ１ｎφ１・ｃｏｓΔωｃｔ 、
Ｂｓ１ｎφＨ・ｓｉｎΔωｃｔが格納される。cosΔωct, Bcosφ4− sinΔωct
is stored in the ROM filter 1381.134-,
As1nIfii・cosΔωct, As1nφ4
- sinΔωct is stored and the ROM filter 133
1.134. Bs1nφ1・cosΔωct,
Bs1nφH·sinΔωct is stored.
したがって、加算器４２１８．４２１．の出力には、振
幅の異なるＡ ｃｏｓ （Δωｃｔ＋φ五）、Ｂ ｃｏ
ｓ （Δω、を十φｉ）が得られる。また、加算器４２
ｏ−１４２゜。Therefore, adders 4218.421. The outputs include A cos (Δωct+φ5) and B co
s (Δω, 1φi) is obtained. Additionally, the adder 42
o-142°.
の出力には、振幅の異なるＡｓ１ｎ（Δω、ｔ＋φ、）
、Ｂｓ１ｎ（Δω、【十φ、）が得られる。The output of As1n(Δω, t+φ,) with different amplitude
, Bs1n(Δω, [10φ,) are obtained.
さらに、加算器１５．の出力には、
（Ａ ＋ Ｂ ） ｃｏｓ（Δωｄ＋φ１）が得られ、
加算器１５Ｇの出力には、
（Ａ＋Ｂ）ｓｉｎ（Δωｃｔ十φｉ）
が得られる。Furthermore, an adder 15. The output of (A + B) cos(Δωd+φ1) is obtained,
(A+B) sin (Δωct + φi) is obtained as the output of the adder 15G.
このように、π／４シフトＱＰＳＫ変調器では、振幅の
異なる２値出力の各ＲＯＭフィルタの出力を加算して、
■チャネルおよびＱチャネルの各ベースバンド信号が得
られる。In this way, in the π/4 shift QPSK modulator, the outputs of the ROM filters having binary outputs with different amplitudes are added together.
(2) Channel and Q channel baseband signals are obtained.
上述したように、本発明は、高安定および高精度のクロ
ックを用いて、ベースバンドのメモリ回路（ベースバン
ドディジタル信号処理回路）で周波数オフセットをかけ
、異なる中心周波数の信号を生成するので、周波数シン
セサイザの精度に依存しないで、周波数ホッピングによ
るチャネル指定を行うことができる。As described above, the present invention uses a highly stable and highly accurate clock to apply a frequency offset in the baseband memory circuit (baseband digital signal processing circuit) to generate signals with different center frequencies. Channel specification can be performed by frequency hopping without depending on the precision of the synthesizer.
また、ディジタル回路でチャネル切り替えを行うので、
高速切り替えが可能になる。In addition, since channel switching is performed using a digital circuit,
High-speed switching becomes possible.
さらに、直交変調器が一つとなるので、チャネル数の増
加に対して回路規模を大幅に低減することができ、変調
装置設備の小型化を図ることができる。また、周波数シ
ンセサイザによるチャネル指定の構成とは異なり、混変
調およびスプリアスの発生を回避することができる。Furthermore, since there is only one orthogonal modulator, the circuit scale can be significantly reduced as the number of channels increases, and the modulation device equipment can be downsized. Further, unlike a configuration in which a frequency synthesizer is used to specify a channel, generation of cross modulation and spurious can be avoided.
第１図は本発明によるＱＰＳＫ変調器の一実施例構成を
示すブロック図。
第２図はホッピングパターン選択ビットの設定例を示す
図。
第３図はＲＯＭフィルタの入力アドレスの設定例を示す
図。
第４図は本発明によるπ／４シフトＱＰＳＫ変調器のベ
ースバンドディジタル信号処理回路構成を示すブロック
図。
第５図は周波数シンセサイザを用いて周波数ホッピング
を行う従来の変調器を構成例を示すブロック図。
１１・・・シリアル・パラレル変換ａ （Ｓ／Ｐ）、１
２・・・シフトレジスタ、１３・・・ＲＯＭフィルタ、
１４・・・カウンタ、１５・・・加算器、１６・・・デ
ィジタル／アナログ変換器（Ｄ／Ａ）、１７・・・低域
通過フィルタ（ＬＰＦ）、１８・・・直交変調器、１９
・・・搬送波発振器、２０・・・ホッピングパターン設
定回路、２１・・・カウンタ、２２・・・フレーム長設
定回路、２３・・・パターン発生器、４１・・・マツピ
ング回路、４２・・・加算器、５１・・・ホッピングパ
ターン発生器、５２．５６・・・周波数シンセサイザ、
５３・・・変調器、５４・・・ミクサ、５５・・・ディ
ジタル加算器。
ホッピングパターン選択ビットの設定例第
図
ＲＯＭフレームの入力アドレスの設定例第
図
（ａ）
α０
周波数ホッピングを行う従来の変調器の構成例第
図FIG. 1 is a block diagram showing the configuration of an embodiment of a QPSK modulator according to the present invention. FIG. 2 is a diagram showing an example of setting the hopping pattern selection bits. FIG. 3 is a diagram showing an example of setting the input address of the ROM filter. FIG. 4 is a block diagram showing the baseband digital signal processing circuit configuration of the π/4 shift QPSK modulator according to the present invention. FIG. 5 is a block diagram showing a configuration example of a conventional modulator that performs frequency hopping using a frequency synthesizer. 11...Serial-to-parallel conversion a (S/P), 1
2...Shift register, 13...ROM filter,
14... Counter, 15... Adder, 16... Digital/analog converter (D/A), 17... Low pass filter (LPF), 18... Quadrature modulator, 19
... Carrier wave oscillator, 20 ... Hopping pattern setting circuit, 21 ... Counter, 22 ... Frame length setting circuit, 23 ... Pattern generator, 41 ... Mapping circuit, 42 ... Addition 51... Hopping pattern generator, 52.56... Frequency synthesizer,
53...Modulator, 54...Mixer, 55...Digital adder. Example of setting the hopping pattern selection bits. Example of setting the input address of the ROM frame.
Claims (1)
ャネルに対応して周波数オフセットしたＩチャネルデー
タおよびＱチャネルデータを出力するベースバンドディ
ジタル信号処理回路と、 前記ＩチャネルデータおよびＱチャネルデータを取り込
み、位相変調を行う直交変調器と を備えたディジタル変調器において、 前記ＲＯＭフィルタの入力アドレスビットが、各データ
をサンプリングする標本化ビット、前後ビットからの符
号間干渉を計算するデータ蓄積ビットおよびオフセット
周波数を指定するホッピングパターン選択ビットから構
成され、 前記ホッピングパターン選択ビットを設定し、前記Ｉチ
ャネルデータおよびＱチャネルデータを指定のチャネル
にホッピングさせるホッピングパターン設定手段を備え
た ことを特徴とするディジタル変調器。(1) A baseband digital signal processing circuit that outputs I channel data and Q channel data whose band is limited by a ROM filter and whose frequency is offset corresponding to multiple channels; In a digital modulator equipped with a quadrature modulator that performs modulation, the input address bits of the ROM filter include sampling bits for sampling each data, data accumulation bits for calculating intersymbol interference from preceding and following bits, and an offset frequency. A digital modulator comprising a hopping pattern selection bit that sets the hopping pattern selection bit to cause the I channel data and Q channel data to hop to the specified channel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24521290A JPH04123636A (en) | 1990-09-14 | 1990-09-14 | Digital modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24521290A JPH04123636A (en) | 1990-09-14 | 1990-09-14 | Digital modulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123636A true JPH04123636A (en) | 1992-04-23 |
Family
ID=17130303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24521290A Pending JPH04123636A (en) | 1990-09-14 | 1990-09-14 | Digital modulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123636A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995006987A1 (en) * | 1993-09-03 | 1995-03-09 | Ntt Mobile Communications Network Inc. | Code division multiplex transmitter/receiver |
-
1990
- 1990-09-14 JP JP24521290A patent/JPH04123636A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995006987A1 (en) * | 1993-09-03 | 1995-03-09 | Ntt Mobile Communications Network Inc. | Code division multiplex transmitter/receiver |
| US5748623A (en) * | 1993-09-03 | 1998-05-05 | Ntt Mobile Communications Network, Inc. | Code division multiple access transmitter and receiver |
| CN1065091C (en) * | 1993-09-03 | 2001-04-25 | Ntt移动通信网株式会社 | Code division multiplex transmitter/receiver |
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