JPH04120940A - Loop back control circuit - Google Patents

Abstract

PURPOSE:To execute a loop back test without being affected by the abnormality of a clock supplied from the outside by providing a loop back select part, loop back control part, loop back monitor part and internal clock generation part. CONSTITUTION:A clock monitor part 3 monitors the abnormality of the external clock supplied from the outside for operating a loop back select part 1 and a device to be tested. When any abnormality is detected, the clock supplied to the loop back select part 1 and the device to be tested is automatically switched to an internal clock generated by an internal clock generation part 2 by a loop back control part 4. Thus, without requiring any complicated operations, the loop back test can be executed without being affected by the abnormality of the clock supplied from the outside.

Description

【発明の詳細な説明】 〔概　要〕 スレーブモード・ループバック用クロック供給回路に関
し、 煩雑な操作を必要とせず、外部から供給されるクロック
の異常に影響されずに、ループバック試験を行うことを
可能にすることを目的とし、他から供給されたクロック
に同期して動作し、所定の制御を受けることにより、被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すループバックセレクト部と、
外部からループバック切替えの指示を受けると、前記被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すように前記ループバックセレ
クト部を制御するループバック制御部とを有してなるル
ープバック制御回路において、外部から前記ループバッ
クセレクト部および被試験装置を動作させるために供給
される外部クロックの異常を監視するクロック監視部と
、前記外部クロックとは独立に、前記ループバックセレ
クト部および前記被試験装置を動作させることのできる
内部クロックを発生する内部クロック発生部とを備え、
前記ループバック制御部は、前記ループバックセレクト
部および前記被試験装置に対して、通常は、前記外部ク
ロックを、前記同期して動作するためのクロックとして
供給し、前記クロック監視部において、前記外部クロッ
クの異常が検出されると、該外部クロックの代わりに前
記内部クロックを前記ループバックセレクト部および前
記被試験装置に供給するように構成する。[Detailed Description of the Invention] [Summary] To perform a loopback test on a slave mode loopback clock supply circuit without requiring complicated operations and without being affected by an abnormality in an externally supplied clock. By operating in synchronization with a clock supplied from another device and receiving predetermined control, the transmission data output by the device under test is returned as the reception data input of the device under test. A loopback select section,
a loopback control section that controls the loopback select section so that, upon receiving an external loopback switching instruction, the transmission data output by the device under test is looped back as reception data input of the device under test; In the loopback control circuit, the loopback control circuit includes a clock monitoring section that monitors an abnormality in an external clock supplied from the outside for operating the loopback select section and the device under test; comprising a selection section and an internal clock generation section that generates an internal clock capable of operating the device under test;
The loopback control unit normally supplies the external clock to the loopback select unit and the device under test as a clock for operating in synchronization, and the clock monitoring unit supplies the external clock to the loopback select unit and the device under test. When an abnormality in the clock is detected, the internal clock is configured to be supplied to the loopback select section and the device under test instead of the external clock.

〔産業上の利用分野〕[Industrial application field]

本発明は、ループバ、ツタ制御回路に関する。 The present invention relates to a loop bar and ivy control circuit.

例えば、テレビ会議装置等の通信装置は、送信データを
出力する送信側の構成と受信データを入力する受信側の
構成とを有しており、通常は、送信側の構成、および、
受信側の構成は、それぞれ、例えば、公衆ディジクル網
と接続して、他のテレビ会議場の装置との間で画像およ
び音声のデータの遺り取りを行っている。しかしながら
、上記のような通信装置の保守を行う際には、同一装置
の送信側の構成の出力を、そのまま折り返して受信側の
構成に接続し、自装置の機能が正常かどうかを確認する
ループバック試験が行われる。第９図（５λ には、テレビ会議装置におけるループバック試験のため
の構成の１例が示されている。第９図において、ＣＯＤ
は符号化部、ＤＥＣは復号化部、Ｌ／ＩＦはラインイン
ターフェイス、Ａ／ＤはＡ／Ｄ変換部、そして、Ｄ／Ａ
はＤ／Ａ変換部である。For example, a communication device such as a video conference device has a transmitting side configuration that outputs transmitted data and a receiving side configuration that inputs received data, and usually has a transmitting side configuration and a receiving side configuration that inputs received data.
The configuration on the receiving side is connected to, for example, a public digital network, and transfers image and audio data to and from devices in other video conference halls. However, when performing maintenance on the above-mentioned communication devices, a loop is created in which the output from the transmitting side configuration of the same device is looped back and connected to the receiving side configuration to check whether the functions of the own device are normal. A back exam will be conducted. FIG. 9 (5λ) shows an example of a configuration for a loopback test in a video conference device.
is an encoding section, DEC is a decoding section, L/IF is a line interface, A/D is an A/D conversion section, and D/A
is a D/A converter.

ところで、通常、上記のような通信装置は通常、クロッ
クに同期して動作するので、ループバック試験の際にも
クロックを供給してやる必要があるが、外部から供給す
るクロックの品質によってループバック試験自体に悪影
響が及ばないようにすることが望まれている。By the way, communication devices such as those mentioned above usually operate in synchronization with a clock, so it is necessary to supply a clock during a loopback test, but depending on the quality of the externally supplied clock, the loopback test itself may be affected. It is desirable to prevent any negative impact on the

〔従来の技術および発明が解決しようとする課題〕従来
、例えば、テレビ会議装置等の公衆ディジタル網と接続
して使用されるような通信装置のループバック試験にお
いては、例えば、ｌ５ＤＮ端末装置のＤＳＵから公衆デ
ィジタル網のクロックを抽出し、このクロックを、例え
ば、第９図に示されるようなループバック試験の構成に
供給していた（スレーブモード・ループバック試験）。[Prior Art and Problems to be Solved by the Invention] Conventionally, in a loopback test of a communication device such as a video conference device that is used in connection with a public digital network, for example, the DSU of an I5DN terminal device is The public digital network clock was extracted from the public digital network, and this clock was supplied to, for example, a loopback test configuration as shown in FIG. 9 (slave mode loopback test).

しかしながら、例えば、上記のｌ５ＤＮ端末装置のＤＳ
Ｕのクロック抽出部の故障等により、正常なりロックが
抽出されなくなると、ループバック試験が正しく行われ
ず、たとえ、装置自体に異常がなくても、異常な結果が
出る等の問題があった。However, for example, the DS of the above l5DN terminal device
If normality or lock is no longer extracted due to a failure in the clock extraction section of the U, the loopback test will not be performed correctly, resulting in abnormal results even if there is no abnormality in the device itself.

そこで、従来、試験のオペレータが、予め、試験の構成
に供給するクロックの品質を確認して、もし、異常があ
れば、マニュアル操作によって、他のタロツク発振器を
接続して、改めてループバック試験を行っていた。しか
しながら、このようなことは大変煩雑であり、装置の保
守作業がスムースに行われないという問題があった。Conventionally, a test operator would check the quality of the clock supplied to the test configuration in advance, and if there was an abnormality, manually connect another tarokk oscillator and perform a loopback test again. I was going. However, such a process is very complicated, and there is a problem that maintenance work for the device cannot be carried out smoothly.

本発明は、上記の問題点に鑑み、なされたもので、煩雑
な操作を必要とせず、外部から供給されるクロックの異
常に影響されずに、ループバック試験を行うことを可能
にするループバック制御回路を提供することを目的とす
るものである。The present invention has been made in view of the above-mentioned problems, and provides a loopback test that does not require complicated operations and is unaffected by an abnormality in an externally supplied clock. The purpose is to provide a control circuit.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は、本発明のループバック制御回路の基本構成図
である。FIG. 1 is a basic configuration diagram of a loopback control circuit of the present invention.

第１図において、１はループバックセレクト部、２は内
部クロック発生部、３はクロック監視部、そして、４は
ループバック制御部である。In FIG. 1, 1 is a loopback selection section, 2 is an internal clock generation section, 3 is a clock monitoring section, and 4 is a loopback control section.

ループバックセレクト部１は、以下に述べるようなルー
プバック制御部４からの制御により、当該被試験装置が
出力する送信データを、当該被試験装置の受信データ入
力として折り返す回路であり、他から供給されたクロッ
クに同期して動作する。The loopback selector 1 is a circuit that loops back transmission data output by the device under test as received data input of the device under test under the control of the loopback controller 4 as described below. operates in synchronization with the specified clock.

内部クロック発生部２は、外部から供給される外部クロ
ックとは独立に、上記のループバックセレクト部１およ
び当該被試験装置を動作させることのできる内部クロッ
クを発生する。The internal clock generator 2 generates an internal clock that can operate the loopback selector 1 and the device under test independently of an external clock supplied from the outside.

クロック監視部３は、外部から上記のループバックセレ
クト部１および当該被試験装置を動作させるために供給
される外部クロックの異常を監視する。The clock monitoring section 3 monitors an abnormality in the external clock supplied from the outside to operate the loopback select section 1 and the device under test.

ループバック制御部４は、外部からループバック切替え
の指示を受けると、前記ループバックセレクト部１を制
御して、当該被試験装置が出力する送信データを、当該
被試験装置の受信データ入力として折り返すようにする
他、通常は、前記外部クロックを前記ループバックセレ
クト部１および当該被試験装置に対して供給し、前記ク
ロック監視部３において、前記外部クロックの異常が検
出されると、該外部クロックの代わりに前記内部クロッ
ク発生部２が発生する内部クロックを前記ループバック
セレクト部１および当該被試験装置に供給する。When receiving a loopback switching instruction from the outside, the loopback control section 4 controls the loopback selection section 1 to loop back the transmission data output by the device under test as received data input of the device under test. In addition, normally, the external clock is supplied to the loopback select section 1 and the device under test, and when the clock monitoring section 3 detects an abnormality in the external clock, the external clock is supplied to the loopback select section 1 and the device under test. Instead, the internal clock generated by the internal clock generator 2 is supplied to the loopback selector 1 and the device under test.

〔作　用〕[For production]

本発明によれば、クロック監視部３において、外部から
上記のループバックセレクト部１および当該被試験装置
を動作させるために供給される外部クロックの異常を監
視しており、もし、異常が検出されれば、ループバック
制御部４によって、ループバックセレクト部１および当
該被試験装置（只） に供給するクロックを、外部クロックから、内部クロッ
ク発生部２が発生する内部クロックに自動的に切り換え
るので、煩雑な操作を必要とせず、外部から供給される
クロックの異常に影響されずに、ループバック試験を行
うことが可能となる。According to the present invention, the clock monitoring unit 3 monitors an abnormality in the external clock supplied from the outside to operate the loopback selector 1 and the device under test, and if an abnormality is detected, If so, the loopback controller 4 automatically switches the clock supplied to the loopback selector 1 and the device under test from the external clock to the internal clock generated by the internal clock generator 2. It becomes possible to perform a loopback test without requiring complicated operations and without being affected by abnormalities in the clock supplied from the outside.

〔実施例〕〔Example〕

第２図は、本発明の実施例の構成を示すものである。 FIG. 2 shows the configuration of an embodiment of the present invention.

第２図において、１１および１２はＤ型フリップフロッ
プ回路、１３，１４．および、１９はインバータ、１５
はループバック切替え回路、１６はループバック制御部
、１７はセレクタ、１８はコントローラ、２０は内部発
振器、そして、２１はクロック監視回路である。In FIG. 2, 11 and 12 are D-type flip-flop circuits, 13, 14 . and 19 is an inverter, 15
1 is a loopback switching circuit, 16 is a loopback control section, 17 is a selector, 18 is a controller, 20 is an internal oscillator, and 21 is a clock monitoring circuit.

被試験装置から出力される送信データは、通常は、Ｄ型
フリップフロップ回路１１にラッチされた後、インバー
タ１３を介して外部接続機器、例えば、ｌ５ＤＮ端末装
置のＤＳＵに出力される。Transmission data output from the device under test is normally latched by a D-type flip-flop circuit 11 and then output via an inverter 13 to an externally connected device, for example, a DSU of an 15DN terminal device.

また、外部接続機器から受信したデータは、通常、第２
図のＡ接点が閉となっているループバック切替え回路１
５、および、インバータ１４を介してＤ型フリップフロ
ップ回路１２にラッチされた後、上記の被試験装置に入
力される。Additionally, data received from externally connected devices is usually
Loopback switching circuit 1 where the A contact in the diagram is closed
5, and is latched by the D-type flip-flop circuit 12 via the inverter 14, and then input to the above-mentioned device under test.

上記のループバック切替え回路１５は、ループバック制
御部１６のコントローラ１８からのリレー制御信号Ｓ２
により、通常はＡ接点を閉として、前記外部接続機器か
ら受信したデータを前記インバータ１４に供給するよう
な接続をし、ループバック試験時にはＢ接点を閉として
、前記インバータ１３から出力される上記の送信データ
をインバータ１４０入力として供給するような接続をす
るように切替えられる。The loopback switching circuit 15 described above receives a relay control signal S2 from the controller 18 of the loopback control section 16.
Normally, the A contact is closed and the data received from the externally connected device is connected to the inverter 14. During the loopback test, the B contact is closed and the above data output from the inverter 13 is connected. The connection is switched to provide transmit data as an inverter 140 input.

ループバック制御部１６のコントローラ１８は、上記の
ように、通常はループバック切替え回路１５のＡ接点を
閉とし、（例えば、図示しないコンソールからオペレー
タが指示することにより供給される）ループバック切替
え信号を受信すると、上記のＢ接点を閉とするように、
リレー制御信号Ｓ２出力を切り換える。As described above, the controller 18 of the loopback control unit 16 normally closes the A contact of the loopback switching circuit 15 and outputs a loopback switching signal (for example, supplied by an operator's instruction from a console (not shown)). When receiving, the above B contact is closed.
Switch the relay control signal S2 output.

ループバック制御部１６は、また、上記のＤ型フリップ
フロップ回路１１および１２、それぞれの入力端子に印
加されたデータを取り込むタイミングを与えるために、
セレクタ１７の出力として、これらのＤ型フリップフロ
ップ回路１１および１２にクロックを供給している。こ
のクロックを供給されることにより、被試験装置には、
所定の周期的なタイミングでデータが入出力される。こ
のことは、装置が正常に動作するために必要である。The loopback control unit 16 also provides timing for taking in the data applied to the input terminals of the D-type flip-flop circuits 11 and 12, respectively.
A clock is supplied to these D-type flip-flop circuits 11 and 12 as the output of the selector 17. By being supplied with this clock, the device under test can:
Data is input and output at predetermined periodic timing. This is necessary for proper operation of the device.

セレクタ１７には、内部クロックを発生する内部発振器
２０の出力する内部クロックと、インバータ１９を介し
て外部から供給される外部クロックとが印加されている
。セレクタ１７は、コントローラ１８の出力するクロッ
ク切替え制御信号Ｓ１によって、通常は、インバータ１
９を介して外部から供給される外部クロックを選択して
いるが、外部クロックに異常が生ずると、この異常はク
ロック監視回路２１によって検出され、コントローラ１
８に対してクロック異常信号が送信される。An internal clock output from an internal oscillator 20 that generates an internal clock and an external clock supplied from the outside via an inverter 19 are applied to the selector 17 . The selector 17 normally selects the inverter 1 by the clock switching control signal S1 output from the controller 18.
An external clock supplied from the outside via the controller 1 is selected. However, if an abnormality occurs in the external clock, this abnormality is detected by the clock monitoring circuit 21, and the controller 1
A clock abnormality signal is sent to 8.

コントローラ１８は上記のクロック異常信号を受／Ｎ’
１ 信すると、上記のクロック切替え制御信号Ｓ１を切り換
えてセレクタ１７が内部発振器２０の出力する内部クロ
ックを選択するようにする。こうして、Ｄ型フリップフ
ロップ回路１１および１２には、常に、正常なりロック
が供給されるように制御される。The controller 18 receives the above clock abnormal signal/N'
1, the clock switching control signal S1 is switched so that the selector 17 selects the internal clock output from the internal oscillator 20. In this way, the D-type flip-flop circuits 11 and 12 are controlled so that normal or lock is always supplied.

ここで、クロック監視回路２１は、上記の外部クロック
の断、周波数変動、および、デユーティの異常を検出す
る。クロックの断、および、周波数変動を検出する技術
は良く知られているので、以下では、クロックのデユー
ティの異常を検出する構成の１例を示す。Here, the clock monitoring circuit 21 detects disconnection of the external clock, frequency fluctuation, and duty abnormality. Since techniques for detecting clock interruptions and frequency fluctuations are well known, an example of a configuration for detecting an abnormality in clock duty will be described below.

第３図は、クロックのデユーティの異常を検出する構成
の１例を示すものである。FIG. 3 shows an example of a configuration for detecting an abnormality in clock duty.

第３図において、３１は遅延回路、３２はＥＯＲ回路、
３３はＮＡＮＤＡＮＤ回路は積分回路、３５は抵抗、３
６はコンデンサ、３７はＡＮＤ回路、そして、３８はト
リガ回路である。In FIG. 3, 31 is a delay circuit, 32 is an EOR circuit,
33 is a NANDAND circuit, 35 is a resistor, 3
6 is a capacitor, 37 is an AND circuit, and 38 is a trigger circuit.

第３図において、ＣＬＫで示される被監視クロック■と
、該クロックを所定のクロック周期Ｔの１／２の遅延時
間を有する遅延回路３１を介して遅延した信号■とは、
ＥＯＲ回路３２の２つの入力端子に印加される。これに
より、もし、上記のクロックのデユーティが正確に１／
２に等しければ、ＥＯＲ回路３２の出力■は常にＨレベ
ルである。しかしながら、もし、上記のクロックのデユ
ーティが１／２より大きいか小さいときは、上記の■の
信号と■の信号とが共に同一レベルである時間が生じ、
この時間の長さは、上記のクロックのデユーティの１／
２からのずれの時間に比例する。In FIG. 3, the monitored clock (2) indicated by CLK and the signal (2) which is obtained by delaying the clock through a delay circuit 31 having a delay time of 1/2 of a predetermined clock cycle T are:
It is applied to two input terminals of the EOR circuit 32. As a result, if the duty of the above clock is exactly 1/
If it is equal to 2, the output ■ of the EOR circuit 32 is always at H level. However, if the duty of the above clock is larger or smaller than 1/2, there will be a time when both the above signals (■) and (2) are at the same level,
The length of this time is 1/1/2 of the clock duty above.
It is proportional to the time deviation from 2.

上記のＥＯＲ回路３２の出力■は、インバータとして使
用されるＮＡＮＤ回路３３を介して反転されて（■）、
積分回路３４に入力され積分される。積分回路３４は抵
抗３５およびコンデンサ３６から構成される周知のもの
である。積分回路３４の出力電圧■は、比較回路として
使用されるＡＮＤ回路３７を介して（■）トリガ回路３
８に入力される（例えば、トリガ回路３８はＤ型フリッ
プフロップ回路から構成され、上記のＡＮＤ回路３７の
出力は、このＤ型フリップフロップ回路のエツジトリガ
入力として入力される）。もし、ＡＮＤ回路３７への入
力レベル■がＡＮＤ回路３７の出力を遷移させる入力し
きい値を超えるときは、ＡＮＤ回路３７の出力の立ち上
がりによってトリガ回路３８がトリガ状態となってアラ
ーム信号■が出力され、クロックのデユーティ異常が検
出される。The output (■) of the above EOR circuit 32 is inverted (■) via a NAND circuit 33 used as an inverter.
The signal is input to the integrating circuit 34 and integrated. Integrating circuit 34 is a well-known type consisting of a resistor 35 and a capacitor 36. The output voltage (■) of the integrating circuit 34 is applied to the (■) trigger circuit 3 via an AND circuit 37 used as a comparison circuit.
(For example, the trigger circuit 38 is composed of a D-type flip-flop circuit, and the output of the AND circuit 37 is input as an edge trigger input of this D-type flip-flop circuit.) If the input level ■ to the AND circuit 37 exceeds the input threshold value that causes the output of the AND circuit 37 to transition, the trigger circuit 38 becomes triggered by the rising edge of the output of the AND circuit 37, and an alarm signal ■ is output. and a clock duty abnormality is detected.

第４図および第５図は、第３図の構成において、上記の
ＮＡＮＤ回路３３の出力■が連続してＨレベルである時
間（すなわち、上記のクロックのデユーティの１／２か
らのずれの時間）の長さと、積分回路３４の出力レベル
■との関係、および、これに応じて、ＡＮＤ回路３７に
おいてクロックのデユーティ異常が検出されるタイミン
グを示すものである。FIGS. 4 and 5 show the time during which the output ■ of the NAND circuit 33 is continuously at the H level (i.e., the time of deviation from 1/2 of the duty of the clock) in the configuration of FIG. 3. ) and the output level (2) of the integrating circuit 34, and the timing at which a clock duty abnormality is detected in the AND circuit 37 according to this relationship.

さらに、第６図は、クロックのデユーティが１／２より
大きいが、１／２との差が異常と検出される程は大きく
ないとき、第７図は、クロックのデユーティが１／２よ
り小さいが、１／２との差が異常と検出される程は大き
くないとき、そして、第８図は、クロックのデユーティ
が１／２より小さく、１／２との差が異常と検出される
程は大きいときにおける、第３図の構成のタイミングを
、それぞれを示すものである。Further, Fig. 6 shows a case where the clock duty is larger than 1/2, but the difference from 1/2 is not large enough to be detected as an abnormality, and Fig. 7 shows a case where the clock duty is smaller than 1/2. However, when the difference from 1/2 is not large enough to be detected as an abnormality, and FIG. 3 shows the timing of the configuration shown in FIG. 3 when the value is large.

〔発明の効果〕〔Effect of the invention〕

本発明のループバック制御回路によれば、煩雑な操作を
必要とせず、外部から供給されるクロックの異常に影響
されずに、ループバック試験を行うことができる。According to the loopback control circuit of the present invention, a loopback test can be performed without requiring complicated operations and without being affected by an abnormality in a clock supplied from the outside.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明のループバック制御回路の基本構成図
、 第２図は本発明の実施例の構成図、 第３図は、クロックのデユーティの異常を検出する構成
の１例を示す図、 第４図および第５図は、第３図の構成において、クロッ
クのデユーティの１／２からのずれの時間の長さと、ク
ロックのデユーティ異常が検出され／ｉｔ’：す るタイミングとの関係を示す図、 第６図は、クロックのデユーティが１／２より大きいが
、１／２との差が異常と検出される程は大きくないとき
、第７図は、クロックのデユーティが１／２より小さい
が、１／２との差が異常と検出される程は大きくないと
き、そして、第８図は、クロックのデユーティが１／２
より小さく、１／２との差が異常と検出される程は大き
いときにおける、第３図の構成のタイミングを、それぞ
れ示す図、そして、 第９図は、テレビ会議装置におけるループバック試験の
ための構成の１例を示す図である。 〔符号の説明〕 １・・・ループバックセレクト部、 ２・・・内部クロック発生部、３・・・クロンク監視部
、４・・・ループバック制御部、 １１．１２・・・Ｄ型フリップフロップ回路、１３．１
４．１９・・・インバータ、 １５・・・ループバック切替え回路、 （１，ｌ］ノ ロ・・・ループバック制御部、 ７・・・セレクタ、　　　１８・・・コントローラ、０
・・・内部発振器、　　２１・・・クロック監視回路、
１・・・遅延回路、　　　３２・・・ＥＯＲ回路、３・
・・ＮＡＮＤＡＮＤ回路・・・積分回路、５・・・抵抗
、　　　　　３６・・・コンデンサ、７・・・ＡＮＤ回
路、　　３８・・・トリガ回路。FIG. 1 is a basic configuration diagram of a loopback control circuit of the present invention, FIG. 2 is a configuration diagram of an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a configuration for detecting an abnormality in clock duty. , FIGS. 4 and 5 show the relationship between the length of the deviation from 1/2 of the clock duty and the timing at which a clock duty abnormality is detected in the configuration shown in FIG. 3. Figure 6 shows a case where the clock duty is greater than 1/2, but the difference from 1/2 is not large enough to be detected as an abnormality, and Figure 7 shows a case where the clock duty is greater than 1/2. When the clock duty is 1/2, but not so large that the difference from 1/2 is detected as an abnormality, FIG.
Figure 9 shows the timing of the configuration in Figure 3 when the difference from 1/2 is large enough to be detected as an abnormality, and Figure 9 is for a loopback test in a video conference device. FIG. 2 is a diagram showing an example of the configuration of FIG. [Explanation of symbols] 1... Loopback select section, 2... Internal clock generation section, 3... Cronk monitoring section, 4... Loopback control section, 11.12... D-type flip-flop circuit, 13.1
4.19...Inverter, 15...Loopback switching circuit, (1, l] Noro...Loopback control unit, 7...Selector, 18...Controller, 0
...internal oscillator, 21...clock monitoring circuit,
1...Delay circuit, 32...EOR circuit, 3.
...NANDAND circuit...integrator circuit, 5...resistor, 36...capacitor, 7...AND circuit, 38...trigger circuit.

Claims (1)

【特許請求の範囲】 １、他から供給されたクロックに同期して動作し、所定
の制御を受けることにより、被試験装置が出力する送信
データを、該被試験装置の受信データ入力として折り返
すループバックセレクト部（１）と、 外部からループバック切替えの指示を受けると、前記被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すように前記ループバックセレ
クト部（１）を制御するループバック制御部（４）とを
有してなるループバック制御回路において、 外部から前記ループバックセレクト部（１）および被試
験装置を動作させるために供給される外部クロックの異
常を監視するクロック監視部（３）と、 前記外部クロックとは独立に、前記ループバックセレク
ト部（１）および前記被試験装置を動作させることので
きる内部クロックを発生する内部クロック発生部（２）
とを備え、 前記ループバック制御部（４）は、前記ループバックセ
レクト部（１）および被試験装置に対して、通常は、前
記外部クロックを、前記同期して動作するためのクロッ
クとして供給し、前記クロック監視部（３）において、
前記外部クロックの異常が検出されると、該外部クロッ
クの代わりに前記内部クロックを前記ループバックセレ
クト部（１）および被試験装置に供給することを特徴と
するループバック制御回路。 ２、前記クロック監視部（３）は、前記外部クロックの
断、周波数変動、および、デューティの異常を検出する
請求項１記載のループバック制御回路。[Scope of Claims] 1. A loop that operates in synchronization with a clock supplied from another device and receives predetermined control so that transmission data output by a device under test is looped back as reception data input of the device under test. a back select section (1); and the loop back select section (1) configured to loop back transmission data output by the device under test as received data input of the device under test upon receiving an instruction to switch to loop back from an external source. In a loopback control circuit comprising a loopback control section (4) for controlling the loopback select section (1) and the device under test, an abnormality in an external clock supplied from the outside for operating the loopback select section (1) and the device under test is monitored. and an internal clock generating section (2) that generates an internal clock capable of operating the loopback select section (1) and the device under test independently of the external clock.
The loopback control unit (4) normally supplies the external clock to the loopback selector (1) and the device under test as a clock for operating in synchronization. , in the clock monitoring section (3),
A loopback control circuit characterized in that when an abnormality in the external clock is detected, the internal clock is supplied to the loopback selector (1) and the device under test instead of the external clock. 2. The loopback control circuit according to claim 1, wherein the clock monitoring section (3) detects disconnection, frequency fluctuation, and duty abnormality of the external clock.