JPH0411943B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、パルス幅変調回路に係り、特にデ
ジタルデイスクプレーヤのデイスクモータ制御装
置に好適するものに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pulse width modulation circuit, and particularly to one suitable for a disc motor control device of a digital disc player.

〔発明の技術的背景とその問題点〕 近時、オーデイオ信号及び画像信号等の情報信
号の可及的な高忠実度高密度記録再生を目的とし
て、該情報信号をPCM（パルスコードモジユレー
シヨン）化してなるデジタル符号化信号をダイレ
クトにデイスクに記録し、再生時に例えば光学式
ピツクアツプによりデイスクからデジタル符号化
信号を読出して復調するようにしたデジタルデイ
スクプレーヤが開発されてきている。すなわち、
この種の装置は、デイスクの一方面に情報信号を
PCM化してなるデジタル符号化信号がダイレク
トに反射率の異なる凹凸及びその間隔の異なるビ
ツト列になつて記録されており、該デイスクを線
速度一定で回転させるとともに、上記ビツト列に
対して光ビームを照射するようにしている。する
と、この光ビームはビツト列に当たつて反射さ
れ、フオトデイテクタに受光される。このため、
フオトデイテクタは光の強弱と時間的な長短とを
検出し、それに応じた電気的信号を出力し、ここ
にデイスクに記録されたデジタル符号化信号が読
出されるものである。[Technical background of the invention and its problems] Recently, with the aim of recording and reproducing information signals such as audio signals and image signals with as high fidelity and high density as possible, information signals are being processed using PCM (pulse code module). A digital disk player has been developed in which a digitally encoded signal is directly recorded on a disk, and upon playback, the digitally encoded signal is read out from the disk and demodulated using, for example, an optical pickup. That is,
This type of device sends information signals to one side of the disk.
A digitally encoded signal formed by PCM is directly recorded as a bit string with unevenness of different reflectivity and a different interval between them.While the disk is rotated at a constant linear velocity, a light beam is applied to the bit string. I am trying to irradiate it with This light beam then hits the bit string, is reflected, and is received by a photodetector. For this reason,
A photodetector detects the intensity and temporal length of light and outputs an electrical signal corresponding to the intensity, from which a digitally encoded signal recorded on a disk is read out.

ところで、上記のようなデジタルデイスクプレ
ーヤにおいて、特に肝要なことは、デジタル符号
化信号を正確に読出すために、デイスクを回転駆
動させるデイスクモータに対して、デイスクが正
確に線速度一定で回転し得るように制御を施すこ
とである。 By the way, in the above-mentioned digital disc player, what is particularly important is that the disc rotates at a constant linear velocity with respect to the disc motor that rotationally drives the disc, in order to read the digitally encoded signal accurately. It is to control the situation so that it can be achieved.

そして、このようなデイスクモータの制御手段
としては、簡単に言えば、デイスクに上記デジタ
ル符号化信号とともに記録された同期信号の周波
数及び位相を基準クロツク信号を用いて正規の周
波数及び位相に合わせ込むようにして行なわれて
いる。この場合、同期信号の周波数及び位相の正
規の周波数及び位相に対するずれを、該ずれに対
応したパルス幅変調信号として検出し、このパル
ス幅変調信号をローパスフイルタ等を介してデイ
スクモータに供給し、デイスクの回転制御を行な
うようにしている。 To put it simply, the control means for such a disk motor is to adjust the frequency and phase of the synchronization signal recorded on the disk together with the digitally encoded signal to the regular frequency and phase using a reference clock signal. It is done in such a way. In this case, the deviation of the frequency and phase of the synchronization signal from the normal frequency and phase is detected as a pulse width modulation signal corresponding to the deviation, and this pulse width modulation signal is supplied to the disk motor via a low pass filter etc. The rotation of the disk is controlled.

しかしながら、現状におけるパルス幅変調手段
では、まだまだ不十分な点が多い上、構成が複雑
で誤動作も生じ易く、実用化に不向きな点が多い
ものである。 However, the current pulse width modulation means is still insufficient in many respects, has a complicated structure, tends to malfunction, and is unsuitable for practical use.

〔発明の目的〕[Purpose of the invention]

この発明は上記事情に基づいてなされたもの
で、構成簡易にして確実に動作し、特にデジタル
デイスクプレーヤのデイスクモータ制御に使用し
て好適する極めて良好なパルス幅変調回路を提供
することを目的とする。 The present invention has been made based on the above circumstances, and an object of the present invention is to provide an extremely good pulse width modulation circuit that has a simple structure, operates reliably, and is especially suitable for use in controlling the disk motor of a digital disk player. do.

〔発明の概要〕[Summary of the invention]

すなわち、この発明は上記目的を達成するため
になされたもので、その概要を実施例の図面を参
照して（符号を付して）説明すると、基準クロツ
ク信号をカウントして得られるカウント値が所定
のタイミングでホールドされるＮビツトのラツチ
回路１３６と、前記基準クロツク信号を1/2分周
する分周回路１５４と、この分周回路１５４の出
力をカウントするＮ−１ビツトの循環計数型のカ
ウンタ回路１５２と、このカウンタ回路１５２の
Ｎ−１ビツトのカウント値と前記ラツチ回路１３
６の最下位ビツトを除くＮ−１−ビツトのホール
ドされたカウント値との大小を比較する比較回路
１５３と、前記ラツチ回路１３６の最下位ビツト
の値に応じて、前記カウンタ回路１５２のカウン
ト値と前記ラツチ回路１３６の最下位ビツトを除
くホールド値との大小関係が反転した状態で、前
記比較回路１５３の出力をそのまま出力するかま
たは前記基準クロツク信号の１クロツク分遅延さ
せて出力するかを切り換え制御する制御回路１５
５，１５６，１５７，１５８とを具備してなるこ
とを特徴とするものである。 That is, the present invention has been made to achieve the above object, and its outline will be explained with reference to the drawings of the embodiments (with reference numerals). The count value obtained by counting the reference clock signal is An N-bit latch circuit 136 that is held at a predetermined timing, a frequency divider circuit 154 that divides the frequency of the reference clock signal by 1/2, and an N-1 bit cyclic counting type that counts the output of this frequency divider circuit 154. a counter circuit 152, a count value of N-1 bits of this counter circuit 152, and the latch circuit 13.
The count value of the counter circuit 152 is determined according to the value of the least significant bit of the latch circuit 136. With the magnitude relationship between the latch and the hold value excluding the least significant bit of the latch circuit 136 being inverted, it is determined whether the output of the comparator circuit 153 is output as is or delayed by one clock of the reference clock signal. Control circuit 15 for switching control
5,156,157,158.

〔DAD再生装置の説明〕[Description of DAD playback device]

以下、この発明の一実施例を説明するに先立
ち、この発明が適用される光学式（CD形）デジ
タルオーデイオデイスク（DAD）再生装置の概
要について説明する。すなわち、第１図に示すよ
うにデイスクモータ１１１によつて回転駆動され
るターンテーブル１１２上に装着されたデイスク
１１３は、光学式ピツクアツプ１１４によつて再
生される。この場合、光学式ピツクアツプ１１４
は、半導体レーザ１１４ａからの出射光をビーム
スプリツタ１１４ｂ、対物レンズ１１４ｃを介し
てデイスク１１３の信号面に照射し、該デイスク
１１３に所定のEFM変調及びインターリーブを
伴なつた形態で記録されている再生すべきオーデ
イオ信号のPCM化されたデジタル符号化データ
に対応したビツト（反射率の異なる凹凸）からの
反射光を、対物レンズ１１４ｃ及びビームスプリ
ツタ１１４ｂを介して４分割フオトデイテクタ１
１４ｄに導き、該４分割フオトデイテクタ１１４
ｄで光電変換された４つの再生信号を外部に出力
可能になされているもので、自からはピツクアツ
プ送りモータ１１５によつてデイスク１１３の半
径方向に直線駆動されるものである。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing one embodiment of the present invention, an outline of an optical (CD type) digital audio disk (DAD) reproducing apparatus to which the present invention is applied will be described below. That is, as shown in FIG. 1, a disk 113 mounted on a turntable 112 which is rotationally driven by a disk motor 111 is played back by an optical pickup 114. In this case, the optical pickup 114
The output light from the semiconductor laser 114a is irradiated onto the signal surface of the disk 113 through the beam splitter 114b and the objective lens 114c, and the signal is recorded on the disk 113 in a form with predetermined EFM modulation and interleaving. The reflected light from the bits (irregularities with different reflectances) corresponding to the PCM digitally encoded data of the audio signal to be reproduced is passed through the objective lens 114c and the beam splitter 114b to the 4-split photodetector 1.
14d, and the four-part photodetector 114
The four playback signals photoelectrically converted in step d can be outputted to the outside, and are linearly driven in the radial direction of the disk 113 by a pick-up feed motor 115.

そして、上記４分割フオトデイテクタ１１４ｄ
からの４つの再生信号は、マトリクス回路１１６
に供給されて、所定のマトリクス演算処理が施さ
れることにより、フオーカスエラー信号Ｆ、トラ
ツキングエラー信号Ｔ及び高周波信号RFに分離
される。このうち、フオーカスエラー信号Ｆは、
フオーカスサーチ回路１１０からのフオーカスサ
ーチ信号とともに、上記光学式ピツクアツプ１１
４のフオーカスサーボ系FSを駆動するのに供せ
られる。また、上記トラツキングエラー信号Ｔ
は、後述するシステムコントローラ１１７を介し
て与えられるサーチ制御信号とともに、上記光学
式ピツクアツプ１１４のトラツキングサーボ系
TSを駆動するのに、かつ上記ピツクアツプ送り
モータ１１５を（リニアトラツキング）制御する
のに供せられる。そして、残る高周波信号RFが、
主再生信号成分として再生信号処理系１１８に供
給される。すなわち、この再生信号処理系１１８
は、まず再生信号をスライスレベル（アイパター
ン）検出器１１９によつて制御される波形整形回
路１２０に導いて、不要なアナログ成分と必要と
するデータ成分とを分離し、データ成分のみを
PLL型でなる同期クロツク再生回路１２１及び
第１の信号処理系１２２のエツジ検出器１２２ａ
に供給する。 Then, the four-division photodetector 114d
The four playback signals from the matrix circuit 116
The signal is supplied to the signal generator and subjected to predetermined matrix calculation processing, thereby being separated into a focus error signal F, a tracking error signal T, and a high frequency signal RF. Among these, the focus error signal F is
Along with the focus search signal from the focus search circuit 110, the optical pickup 11
It is used to drive the focus servo system FS of No. 4. In addition, the tracking error signal T
is a tracking servo system of the optical pickup 114, along with a search control signal given via a system controller 117, which will be described later.
It is used to drive the TS and to control the pick-up feed motor 115 (linear tracking). Then, the remaining high frequency signal RF is
It is supplied to the reproduction signal processing system 118 as a main reproduction signal component. That is, this reproduction signal processing system 118
First, the reproduced signal is guided to a waveform shaping circuit 120 controlled by a slice level (eye pattern) detector 119, and unnecessary analog components and necessary data components are separated, and only the data components are separated.
PLL type synchronous clock regeneration circuit 121 and edge detector 122a of first signal processing system 122
supply to.

ここで、上記同期クロツク再生回路１２１から
の同期クロツクは、データ復調用として第１の信
号処理系１２２における同期信号分離用クロツク
生成回路１２２ｂに導かれて、同期信号分離用ク
ロツクを生成するのに供せられる。一方、上記エ
ツジ検出器１２２ａを通つた再生信号は、同期信
号検出器１２２ｃに導かれて、上記同期信号分離
用クロツクにより同期信号が分離されるととも
に、復調回路１２２ｄに導かれてEFM復調され
る。 Here, the synchronous clock from the synchronous clock regeneration circuit 121 is guided to the synchronous signal separation clock generation circuit 122b in the first signal processing system 122 for data demodulation, and is used to generate the synchronous signal separation clock. It is offered. On the other hand, the reproduced signal that has passed through the edge detector 122a is guided to a sync signal detector 122c, where the sync signal is separated by the sync signal separation clock, and is also guided to a demodulation circuit 122d where it is EFM demodulated. .

このうち、上記同期信号は、同期信号保護回路
１２２ｅを介して誤動作が生じないように保護さ
れた状態で、上記同期信号分離用クロツクととも
に、入力データ処理用タイミング信号生成回路１
２２ｆに導かれる。また、復調信号はデータバス
入出力制御回路１２２ｇを介して後述する第２の
信号処理系１２３の入出力制御回路１２３ａに供
給されるとともに、そのうちのサブコードである
コントロール信号及び表示信号成分が、コントロ
ール表示処理回路１２２ｈ及びサブコード処理回
路１２２ｉにそれぞれ導かれる。そして、サブコ
ード処理回路１２２ｉで必要なエラー検出及び訂
正が施されたサブコードデータは、システムコン
トローラ用インターフエース回路１２２ｇを介し
てシステムコントローラ１１７に供給される。 Among these, the synchronization signal is protected from malfunction via the synchronization signal protection circuit 122e, and is sent to the input data processing timing signal generation circuit 1 along with the synchronization signal separation clock.
Guided to 22f. Further, the demodulated signal is supplied to the input/output control circuit 123a of the second signal processing system 123, which will be described later, via the data bus input/output control circuit 122g, and the control signal and display signal components, which are subcodes, are The signals are respectively guided to a control display processing circuit 122h and a subcode processing circuit 122i. The subcode data subjected to necessary error detection and correction by the subcode processing circuit 122i is supplied to the system controller 117 via the system controller interface circuit 122g.

ここで、上記システムコントローラ１１７は、
マイクロコンピユータ、インターフエース回路及
びドライバ用集積回路等を有してなり、コントロ
ールスイツチ１２４からの指令信号によりデジタ
ルオーデイオデイスクDAD再生装置を所望の状
態に制御するとともに、上述のサブコード（例え
ば再生曲のインデツクス情報等）を表示器１２５
に表示せしめるのに供せられている。また、上記
入力データ処理用タイミング信号生成回路１２２
ｆからのタイミング信号は、データセレクト回路
１２２ｊを介して上記データバス入出力制御回路
１２２ｇを制御するのに供せられるとともに、周
波数検出器１２２ｋ及び位相検出器１２２ｌなら
びにPWM変調器１２２ｍを介して、前記デイス
クモータ１１１を線速度一定CLV方式で駆動す
るための自動周波数制御（AFC）及び自動位相
制御（APC）に供せられている。この場合、上
記周波数検出器１２２ｋ及び位相検出器１２２ｌ
には、クリスタル発振器１２２ｎからの発振信号
に基づいて動作するシステムクロツク生成回路１
２２ｐからのシステムクロツクが供されている。 Here, the system controller 117
It has a microcomputer, an interface circuit, a driver integrated circuit, etc., and controls the digital audio disk DAD playback device to a desired state by command signals from the control switch 124, and also controls the above-mentioned subcodes (for example, the playback song). index information, etc.) on the display 125
It is provided for display on the website. In addition, the input data processing timing signal generation circuit 122
The timing signal from f is provided to control the data bus input/output control circuit 122g via a data select circuit 122j, and is also provided via a frequency detector 122k, a phase detector 122l, and a PWM modulator 122m. It is used for automatic frequency control (AFC) and automatic phase control (APC) for driving the disk motor 111 using a constant linear velocity CLV method. In this case, the frequency detector 122k and the phase detector 122l
The system clock generation circuit 1 operates based on the oscillation signal from the crystal oscillator 122n.
A system clock from 22p is provided.

そして、上記第２の信号処理回路１２３の入出
力制御回路１２３ａを通つた復調データは、エラ
ー検出及び訂正または補正用のシンドローム検出
器１２３ｂ、エラーポインタ制御回路１２３ｃ、
訂正回路１２３ｄ及びデータ出力回路１２３ｅを
介して、必要なエラー訂正、デインターリーブ及
びエラー補正等の処理を受けてデジタル−アナロ
グ（Ｄ／Ａ）変換器１２６に導出される。この場
合、外部メモリ制御回路１２３ｆは、上記データ
セレクト回路１２２ｊと共働して訂正に必要なデ
ータが書込まれている外部メモリ１２７を制御す
ることにより、上記入出力制御回路１２３ａを介
して訂正に必要なデータを取り込む如くなされて
いる。 The demodulated data passing through the input/output control circuit 123a of the second signal processing circuit 123 includes a syndrome detector 123b for error detection and correction, an error pointer control circuit 123c,
The data is subjected to necessary error correction, deinterleaving, error correction, and other processing via a correction circuit 123d and a data output circuit 123e, and then outputted to a digital-to-analog (D/A) converter 126. In this case, the external memory control circuit 123f cooperates with the data selection circuit 122j to control the external memory 127 in which data necessary for correction is written, thereby performing correction via the input/output control circuit 123a. It is designed to capture the necessary data.

また、タイミングコントロール回路１２３ｇ
は、前記システムクロツク生成回路１２２ｐから
のシステムクロツクに基づいてエラー訂正及び補
正ならびにＤ／Ａ変換に必要なタイミングコント
ロール信号を供給する如くなされている。さら
に、ミユーテイング（検出）制御回路１２３ｈ
は、上記エラーポインタ制御回路１２３ｃからの
出力またはシステムコントローラ１１７を介して
与えられるコントロール信号に基づいてエラー補
正時及びデジタルオーデイオデイスク（DAD）
再生装置の動作開始、終了時等に必要となる所定
のミユーテイング制御をなすのに供せられてい
る。 In addition, the timing control circuit 123g
is configured to supply timing control signals necessary for error correction and correction and D/A conversion based on the system clock from the system clock generation circuit 122p. Furthermore, the mutating (detection) control circuit 123h
is based on the output from the error pointer control circuit 123c or the control signal given via the system controller 117 during error correction and the digital audio disk (DAD).
It is used to carry out predetermined muting control necessary at the start and end of operation of the playback device.

そして、上記Ｄ／Ａ変換器１２６でアナログ信
号に戻されたオーデイオ信号は、ローパスフイル
タ１２８及び増幅器１２９を介して、スピーカ１
３０を奏鳴するのに供せられる。 The audio signal returned to an analog signal by the D/A converter 126 is then passed through a low-pass filter 128 and an amplifier 129 to the speaker 1.
It is used to play 30.

上記のような概要となされたデジタルオーデイ
オデイスク（DAD）再生装置において、以下、
この発明に係るパルス幅変調回路が適用されるデ
イスクモータ制御装置（第１図で言えば周波数検
出器１２２ｋ）、位相検出器１２２ｌ及びPWM
変調器１２２ｍ等に対応する部分）の基本構成に
ついて図面を参照して説明する。すなわち、第２
図において、１３１は入力端子であり、前記入力
データ処理用タイミング信号生成回路１２２ｆか
らのタイミング信号が供給されるものである。こ
のタイミング信号は、上記同期信号検出器１２２
ｃで得られる同期信号を所定の分周比で分周して
なるもので、以下に述べる如く前記デイスクモー
タ１１１の回転制御に供せられるものであるか
ら、ここでは被制御信号と称する。そして、上記
入力端子１３１は、前記周波数検出器１２２ｋを
構成するエツジ検出回路１３２の入力端に接続さ
れるとともに、前記位相検出器１２２ｌを構成す
る１／Ｎ分周回路１３３の入力端に接続されてい
る。 In the digital audio disk (DAD) playback device outlined above, the following
A disk motor control device to which the pulse width modulation circuit according to the present invention is applied (frequency detector 122k in FIG. 1), phase detector 122l, and PWM
The basic configuration of the portion corresponding to the modulator 122m etc. will be explained with reference to the drawings. That is, the second
In the figure, 131 is an input terminal to which a timing signal from the input data processing timing signal generation circuit 122f is supplied. This timing signal is transmitted to the synchronization signal detector 122.
This signal is obtained by frequency-dividing the synchronizing signal obtained in step c by a predetermined frequency division ratio, and is used to control the rotation of the disk motor 111 as described below, so it will be referred to as a controlled signal here. The input terminal 131 is connected to an input terminal of an edge detection circuit 132 constituting the frequency detector 122k, and is also connected to an input terminal of a 1/N frequency dividing circuit 133 constituting the phase detector 122l. ing.

ここで、上記エツジ検出回路１３２のリセツト
信号出力端ROは、カウンタ回路１３４のリセツ
ト信号入力端RIに接続されている。このカウン
タ回路１３４のカウント信号入力端CIは、前記
システムクロツク生成回路１２２ｐからのシステ
ムクロツクが供給されるクロツク端子１３５に接
続されている。ここで、上記システムクロツク
は、前記デイスク１１３を線速度一定で回転させ
るように前記デイスクモータ１１１を制御するた
めの基準信号となるものであるから、ここでは基
準クロツク信号と称する。そして、上記カウンタ
回路１３４は第１及び第２のカウント信号出力端
CO₁，CO₂を有しており、第１のカウント信号出
力端CO₁は、ラツチ回路１３６のカウント信号入
力端CIに接続され、第２のカウント信号出力端
CO₂は、AFC制御領域外検出回路１３７のカウン
ト信号入力端CIに接続されている。このAFC制
御領域外検出回路１３７のセツト信号出力端SO
及びリセツト信号出力端ROは、それぞれ上記ラ
ツチ回路１３６のセツト信号入力端SI及びリセツ
ト信号入力端RIに接続されるとともに、オア回
路１３８の両入力端にそれぞれ接続されている。
また、前記エツジ検出回路１３２のラツチパルス
出力端LOは、上記ラツチ回路１３６のラツチパ
ルス入力端LIに接続されている。 Here, the reset signal output terminal RO of the edge detection circuit 132 is connected to the reset signal input terminal RI of the counter circuit 134. A count signal input terminal CI of this counter circuit 134 is connected to a clock terminal 135 to which the system clock from the system clock generation circuit 122p is supplied. Here, since the system clock serves as a reference signal for controlling the disk motor 111 so as to rotate the disk 113 at a constant linear velocity, it is herein referred to as a reference clock signal. The counter circuit 134 has first and second count signal output terminals.
The first count signal output terminal CO ₁ is connected to the count signal input _terminal CI of the latch circuit 136, and the second count signal output terminal CO ₁ is connected to the count signal input terminal CI of the latch circuit 136.
CO ₂ is connected to the count signal input terminal CI of the AFC control area outside detection circuit 137. The set signal output terminal SO of this AFC outside control area detection circuit 137
and reset signal output terminal RO are connected to the set signal input terminal SI and reset signal input terminal RI of the latch circuit 136, respectively, and to both input terminals of the OR circuit 138, respectively.
Further, the latch pulse output terminal LO of the edge detection circuit 132 is connected to the latch pulse input terminal LI of the latch circuit 136.

そして、上記ラツチ回路のラツチ信号出力端
LOは、前記PWM変調器１２２ｍを構成する比
較回路１３９の入力一端に接続されている。この
比較回路１３９の入力他端は、傾斜カウンタ回路
１４０の第１のカウント信号出力端CO₁に接続さ
れている。そして、上記比較回路１３９の出力端
は、接続端子１４１を介して、第１図に示したロ
ーパスフイルタ（LPF）１４２の入力端に接続
されている。 And the latch signal output terminal of the above latch circuit
LO is connected to one input end of a comparator circuit 139 that constitutes the PWM modulator 122m. The other input end of the comparator circuit 139 is connected to the first count signal output end CO ₁ of the slope counter circuit 140 . The output end of the comparison circuit 139 is connected to the input end of a low pass filter (LPF) 142 shown in FIG. 1 via a connection terminal 141.

一方、前記１／Ｎ分周回路１３３の出力端は、
エツジ検出回路１４３を介した後、アンド回路１
４４の入力一端に接続されるとともに、ラツチ回
路１４５のラツチパルス入力端LIに接続されて
いる。また、上記アンド回路１４４の出力端は、
カウンタ回路１４６のリセツト信号入力端RIに
接続されている。このカウンタ回路１４６のカウ
ント信号出力端COは、上記ラツチ回路１４５の
カウント信号入力端CIに接続されている。さら
に、上記カウンタ回路１４６のカウント信号入力
端CIは、１／Ｎ分周回路１４７の出力端に接続
されている。この１／Ｎ分周回路１４７の入力端
は、前記クロツク端子１３５に接続されている。 On the other hand, the output terminal of the 1/N frequency dividing circuit 133 is
After passing through the edge detection circuit 143, the AND circuit 1
44, and is also connected to the latch pulse input end LI of the latch circuit 145. Furthermore, the output terminal of the AND circuit 144 is
It is connected to the reset signal input terminal RI of the counter circuit 146. A count signal output terminal CO of this counter circuit 146 is connected to a count signal input terminal CI of the latch circuit 145. Furthermore, the count signal input terminal CI of the counter circuit 146 is connected to the output terminal of the 1/N frequency divider circuit 147. The input terminal of this 1/N frequency divider circuit 147 is connected to the clock terminal 135.

ここで、前記オア回路１３８の出力端は、上記
アンド回路１４４の入力他端に接続されるととも
に、上記ラツチ回路１４５の制御入力端CIに接
続されている。そして、上記ラツチ回路１４５の
ラツチ信号出力端LOは、比較回路１４８の入力
一端に接続されている。この比較回路１４８の入
力他端は、前記傾斜カウンタ回路１４０の第２の
カウント信号出力端CO₂に接続されている。ま
た、上記傾斜カウンタ回路１４０のカウント信号
入力端CIは、前記クロツク端子１３５に接続さ
れている。そして、上記比較回路１４８の出力端
は、接続端子１４９を介して、第１図に示したロ
ーパスフイルタ（LPF）１５０の入力端に接続
されている。 Here, the output terminal of the OR circuit 138 is connected to the other input terminal of the AND circuit 144, and is also connected to the control input terminal CI of the latch circuit 145. The latch signal output terminal LO of the latch circuit 145 is connected to one input terminal of the comparator circuit 148. The other input end of this comparator circuit 148 is connected to the second count signal output end CO ₂ of the slope counter circuit 140 . Further, the count signal input terminal CI of the slope counter circuit 140 is connected to the clock terminal 135. The output end of the comparison circuit 148 is connected to the input end of a low pass filter (LPF) 150 shown in FIG. 1 via a connection terminal 149.

上記のような構成によるデイスクモータ制御装
置において、以下、第３図ａ乃至ｈを参照してそ
の動作を説明する。すなわち、前記デイスク１１
３が回転され、第１図で示したように同期信号が
得られると、この同期信号を所定の分周比で分周
してなる第３図ａに示すような被制御信号が、入
力端子１３１に供給される。すると、まずエツジ
検出回路１３２は、上記被制御信号のうち、この
場合立下りエツジを検出し、その立下りエツジ毎
にリセツト信号出力端RO及びラツチパルス出力
端LOから、第３図ｂに示すようなパルス信号を
出力する。 The operation of the disk motor control device configured as described above will be described below with reference to FIGS. 3a to 3h. That is, the disk 11
3 is rotated and a synchronizing signal as shown in FIG. 1 is obtained, a controlled signal as shown in FIG. 131. Then, the edge detection circuit 132 first detects a falling edge of the controlled signal in this case, and for each falling edge, outputs a signal from the reset signal output terminal RO and the latch pulse output terminal LO as shown in FIG. 3b. Outputs a pulse signal.

一方、前記傾斜カウンタ回路１４０は、クロツ
ク端子１３５に供給される基準クロツク信号が、
そのカウント信号入力端CIに供給されることに
より、該基準クロツク信号をカウントする。ここ
で、傾斜カウンタ回路１４０は、基準クロツク信
号をカウントし、そのカウント値が所定時に達す
ると自動的にリセツト動作を行ない、再び基準ク
ロツク信号をカウントする動作を繰り返す如くし
た、いわゆる循環計数動作を行なうものである。
このため、傾斜カウンタ回路１４０の第１及び第
２のカウント信号出力端CO₁，CO₂から出力され
るカウント値は、時間との関係において、第３図
ｃに示すように、被制御信号の周期に無関係な一
定周期を有する略のこぎり歯状の波形として表わ
すことができる。 On the other hand, in the slope counter circuit 140, the reference clock signal supplied to the clock terminal 135 is
The reference clock signal is counted by being supplied to its count signal input terminal CI. Here, the slope counter circuit 140 performs a so-called cyclic counting operation in which it counts the reference clock signal, automatically performs a reset operation when the count value reaches a predetermined time, and repeats the operation of counting the reference clock signal again. It is something to do.
Therefore, the count value output from the first and second count signal output terminals CO ₁ and CO ₂ of the slope counter circuit 140 is, in relation to time, as shown in FIG. It can be expressed as a substantially sawtooth waveform having a constant period that is independent of the period.

ここで、上記カウンタ回路１３４も、クロツク
端子１３５に供給される基準クロツク信号が、そ
のカウント信号入力端CIに供給されることによ
り、該基準クロツク信号をカウントするものであ
る。ところが、このカウンタ回路１３４は、その
リセツト信号入力端RIにエツジ検出回路１３２
からのパルス信号が供給される毎にリセツトされ
るようになされている。このためカウンタ回路１
３４の第１及び第２のカウント信号出力端CO₁，
CO₂から出力されるカウント値は、時間との関係
において、第３図ｄに示すように、被制御信号の
周期に同期する略のこぎり歯状の波形として表わ
すことができるものである。すなわち、カウント
回路１３４から出力されるカウント値は、被制御
信号の周波数に対応していることになる。 Here, the counter circuit 134 also counts the reference clock signal supplied to the clock terminal 135 by supplying the reference clock signal to its count signal input terminal CI. However, this counter circuit 134 has an edge detection circuit 132 connected to its reset signal input terminal RI.
The circuit is reset each time a pulse signal is supplied from the circuit. Therefore, counter circuit 1
34 first and second count signal output terminals CO ₁ ,
In relation to time, the count value output from CO ₂ can be expressed as a substantially sawtooth waveform synchronized with the period of the controlled signal, as shown in FIG. 3d. That is, the count value output from the count circuit 134 corresponds to the frequency of the controlled signal.

そして、このカウンタ回路１３４のカウント値
は、第１及び第２のカウント信号出力端CO₁，
CO₂から、ラツチ回路１３６及びAFC制御領域外
検出回路１３７の各カウント信号入力端CIにそ
れぞれ供給される。ここで、上記ラツチ回路１３
６は、そのカウント信号入力端CIに供給される
カウント値を、エツジ検出回路１３２のラツチパ
ルス入力端LIに供給される毎に、ホールドする
ように動作する。すなわち、ラツチ回路１３６の
ラツチ信号出力端LOからは、第３図ｄに示すの
こぎり歯状のカウント値波形の各最大カウント値
がホールドされたホールド信号が出力される。 Then, the count value of this counter circuit 134 is transmitted to the first and second count signal output terminals CO ₁ ,
The signal is supplied from CO ₂ to each count signal input terminal CI of the latch circuit 136 and the AFC outside control area detection circuit 137, respectively. Here, the latch circuit 13
6 operates to hold the count value supplied to its count signal input terminal CI every time it is supplied to the latch pulse input terminal LI of the edge detection circuit 132. That is, the latch signal output terminal LO of the latch circuit 136 outputs a hold signal in which each maximum count value of the sawtooth count value waveform shown in FIG. 3d is held.

この場合、ラツチ回路１３６のホールド動作
は、AFC制御領域外検出回路１３７によつて制
御される。このAFC制御領域外検出回路１３７
は、カウンタ回路１３４からのカウント値（被制
御信号の周波数に対応する）が所定値以内にある
か否かを検出するものである。つまり、カウンタ
回路１３４のカウント値は、被制御信号の周波数
に対応するものであるから、その値が所定値内に
あるか否かを検出することは、取りも直さず、被
制御信号の周波数が所定周波数の範囲内であるか
否かを検出しているものである。 In this case, the hold operation of the latch circuit 136 is controlled by the AFC control area outside detection circuit 137. This AFC control area outside detection circuit 137
is for detecting whether the count value from the counter circuit 134 (corresponding to the frequency of the controlled signal) is within a predetermined value. In other words, since the count value of the counter circuit 134 corresponds to the frequency of the controlled signal, it is essential to detect whether or not the value is within a predetermined value. It detects whether or not the frequency is within a predetermined frequency range.

そして、AFC制御領域外検出回路１３７は、
カウント回路１３４からのカウント値が所定値外
あるとき（第３図中時刻T₁以前）、そのセツト信
号出力端SOまたはリセツト信号出力端ROが、ハ
イレベル（以下Ｈレベルという）になされる。こ
のセツト信号出力端SO及びリセツト信号出力端
ROのうち、どちらをＨレベルにするかは、設計
者が適宜設定し得るものである。そして、例えば
セツト信号出力端SOがＨレベルにされると、ラ
ツチ回路１３６はそのラツチ信号出力端LOから、
カウンタ回路１３４の出力にかかわらず、最大カ
ウント値が強制的に出力されるようになる。ま
た、リセツト信号出力端ROがＨレベルにされる
と、ラツチ回路１３６のラツチ信号出力端LOは
カウント値「０」を出力されるようになる。そし
て、ここでは、AFC制御領域外検出回路１３７
は、カウンタ回路１３４からのカウント値が所定
値外にあるとき、そのセツト信号出力端SOがＨ
レベルになされるように設定されていることにす
る。 Then, the AFC control area outside detection circuit 137
When the count value from the count circuit 134 is outside the predetermined value (before time _T1 in FIG. 3), the set signal output terminal SO or reset signal output terminal RO is set to a high level (hereinafter referred to as H level). This set signal output terminal SO and reset signal output terminal
Which of the ROs should be set to H level can be set by the designer as appropriate. For example, when the set signal output terminal SO is set to H level, the latch circuit 136 outputs the latch signal output terminal LO from the latch signal output terminal LO.
Regardless of the output of the counter circuit 134, the maximum count value is forced to be output. Further, when the reset signal output terminal RO is set to H level, the latch signal output terminal LO of the latch circuit 136 outputs a count value "0". Here, the AFC control area outside detection circuit 137
When the count value from the counter circuit 134 is outside the predetermined value, the set signal output terminal SO becomes H.
Let it be set to be done at the level.

ここで、例えば前記デイスク１１３が回転駆動
され始めた状態（第３図中時刻T₁以前の状態）
等では、デイスク１１３の回転速度が正常でない
ため、被制御信号の周波数が、前記所定周波数範
囲外にあることになる。このとき、ラツチ回路１
３６のラツチ信号出力端LOは、該ラツチ回路１
３６がラツチし得る最大カウント値に規定されて
いる。そして、この最大カウント値が、比較回路
１３９によつて傾斜カウンタ回路１４０からのカ
ウント値と比較される。この場合、ラツチ回路１
３６からの最大カウント値の方が、傾斜カウンタ
回路１４０からの最大カウント値よりも大きくな
るように設定されている。また、比較回路１３９
はラツチ回路１３６からのカウント値が、傾斜カ
ウンタ回路１４０からのカウント値よりも少ない
場合Ｈレベルを出力し、傾斜カウンタ回路１４０
のカウント値以上になるとローレベル（以下Ｌレ
ベルという）を出力する。 Here, for example, a state in which the disk 113 has started to be rotationally driven (a state before time T ₁ in FIG. 3)
etc., the rotational speed of the disk 113 is not normal, so the frequency of the controlled signal is outside the predetermined frequency range. At this time, latch circuit 1
The latch signal output terminal LO of 36 is connected to the latch circuit 1.
36 is defined as the maximum count value that can be latched. This maximum count value is then compared with the count value from the slope counter circuit 140 by the comparator circuit 139. In this case, latch circuit 1
The maximum count value from 36 is set to be larger than the maximum count value from slope counter circuit 140. In addition, the comparison circuit 139
outputs an H level when the count value from the latch circuit 136 is less than the count value from the slope counter circuit 140;
When the count value is exceeded, a low level (hereinafter referred to as L level) is output.

このため、第３図中時刻T₁以前では、第３図
ｅに示すように、比較回路１３９の出力はＬレベ
ルに規定されることになる。そして、この状態で
は、第１図に示すローパスフイルタ１４２を介し
て得られる自動周波数制御用の電圧V_Fの範囲の
うちの略1/2に対応する基準電圧V_OF（第４図参
照）がデイスクモータ１１１に供給されているも
のである。 Therefore, before time _T1 in FIG. 3, the output of the comparator circuit 139 is set to the L level, as shown in FIG. 3e. In this state, the reference voltage V _OF (see FIG. 4) corresponding to approximately 1/2 of the range of the voltage V _F for automatic frequency control obtained through the low-pass filter 142 shown in FIG. This is supplied to the disk motor 111.

このような状態で、前記デイスク１１３の回転
速度が上昇し、第３図中時刻T₁で、被制御信号
の周波数が前記所定周波数範囲にはいつたとす
る。すると、AFC制御領域外検出回路１３７の
セツト信号出力端SOがＬレベルになされる。こ
のため、ラツチ回路１３６は先に述べたホールド
動作を開始し、そのホールド信号のカウント値が
傾斜カウンタ回路１４０からのカウント値と比較
され、比較回路１３９からは第３図ｅに示すよう
な、自動周波数制御信号（以下AFC信号という）
が出力される。すなわち、このAFC信号は、被
制御信号の周波数に対応したラツチ回路１３６か
らのカウント値と、傾斜カウンタ回路１４０から
の基準周期を有するカウント値とを比較し、本来
合わせ込むべき正規な周波数に対する被制御信号
の周波数ずれに対応したパルス幅変調信号となさ
れている。そして、このAFC信号は第１図に示
すローパスフイルタ１４２を介して、自動周波数
制御用の電圧として、デイスクモータ１１１に供
給されるものである。 In this state, the rotational speed of the disk 113 increases, and at time _T1 in FIG. 3, the frequency of the controlled signal reaches the predetermined frequency range. Then, the set signal output terminal SO of the AFC outside control area detection circuit 137 is brought to L level. Therefore, the latch circuit 136 starts the hold operation described above, and the count value of the hold signal is compared with the count value from the ramp counter circuit 140, and the comparator circuit 139 outputs a signal as shown in FIG. 3e. Automatic frequency control signal (hereinafter referred to as AFC signal)
is output. That is, this AFC signal is generated by comparing the count value from the latch circuit 136 corresponding to the frequency of the controlled signal with the count value having a reference period from the slope counter circuit 140, and calculating the frequency of the signal to be adjusted to the normal frequency. The pulse width modulation signal corresponds to the frequency shift of the control signal. This AFC signal is then supplied to the disk motor 111 as a voltage for automatic frequency control via a low-pass filter 142 shown in FIG.

ここで、第４図は、被制御信号の周波数と自
動周波数制御用の電圧V_Fとの関係を示すもので
ある。すなわち、被制御信号の周波数が₁から
₂までの範囲内において、自動周波数制御が可能
なもので、前記AFC制御領域外検出回路１３７
は被制御信号の周波数が上記₁から₂の範囲内に
はいつているか否かを検出するものである。 Here, FIG. 4 shows the relationship between the frequency of the controlled signal and the voltage V _F for automatic frequency control. In other words, if the frequency of the controlled signal is from ₁ to
Automatic frequency control is possible within the range up to ₂ , and the AFC outside control area detection circuit 137
is to detect when the frequency of the controlled signal is within the range from ₁ to ₂ above.

一方、前記入力端子１３１に供給された被制御
信号は、１／Ｎ分周回路１３３を介してエツジ検
出回路１４３に供給される。このエツジ検出回路
１４３は、上記被制御信号のうち、この場合立下
りエツジを検出し、その立下りエツジ毎に第３図
ｂに示すようなパルス信号を出力する。この場
合、上記被制御信号は、１／Ｎ分周回路１３３を
介しているが実際上第３図ａに示すものと等価的
に説明できるため、ここでは図面を兼用して説明
する。 On the other hand, the controlled signal supplied to the input terminal 131 is supplied to an edge detection circuit 143 via a 1/N frequency dividing circuit 133. The edge detection circuit 143 detects a falling edge of the controlled signal in this case, and outputs a pulse signal as shown in FIG. 3B for each falling edge. In this case, although the controlled signal is passed through the 1/N frequency dividing circuit 133, it can actually be explained equivalently to that shown in FIG.

また、上記カウンタ回路１４６は、クロツク端
子１３５に供給される基準クロツク信号が、１／
Ｎ分周回路１４７を介して、そのカウント信号入
力端CIに供給されることにより、該基準クロツ
ク信号を１／Ｎ分周した信号をカウントするもの
である。ところで、今、第３図中時刻T₁以前に
ある状態、つまり、自動周波数制御がなされてい
ない状態では、AFC制御領域外検出回路１３７
のセツト信号出力端SOがＨレベルであるため、
オア回路１３８の出力端がＨレベルになされてい
る。このため、エツジ検出回路１４３から出力さ
れるパルス信号は、アンド回路１４４を介してカ
ウンタ回路１４６のリセツト信号入力端RIに供
給される。このため、カウンタ回路１４６は、そ
のリセツト信号入力端RIにエツジ検出回路１４
３からのパルス信号が供給される毎にリセツトさ
れ、結局カウンタ回路１４６のカウント値は、第
３図ｆに示すように変化される。 Further, the counter circuit 146 is configured such that the reference clock signal supplied to the clock terminal 135 is 1/
A signal obtained by dividing the reference clock signal by 1/N is counted by being supplied to the count signal input terminal CI via the N frequency divider circuit 147. By the way, in the state before time T ₁ in FIG. 3, that is, in the state where automatic frequency control is not performed, the AFC outside control area detection circuit 137
Since the set signal output terminal SO is at H level,
The output terminal of the OR circuit 138 is set to H level. Therefore, the pulse signal output from the edge detection circuit 143 is supplied to the reset signal input terminal RI of the counter circuit 146 via the AND circuit 144. Therefore, the counter circuit 146 connects the edge detection circuit 14 to its reset signal input terminal RI.
The counter circuit 146 is reset every time a pulse signal from the counter circuit 146 is supplied, and the count value of the counter circuit 146 is changed as shown in FIG. 3f.

そして、このカウンタ回路１４６のカウント値
は、カウント信号出力端COから、ラツチ回路１
４５のカウント信号入力端CIに供給される。こ
こで、上記ラツチ回路１４５は、そのカウント信
号入力端CIに供給されるカウント値を、エツジ
検出回路１４３から出力されるパルス信号が、ラ
ツチパルス入力端LIに供給される毎に、ホール
ドするように動作する。ところが、第３図中時刻
T₁以前の状態では、オア回路１３８の出力端が
Ｈレベルであるため、ラツチ回路１４５の制御入
力端CIがＨレベルとなされている。このとき、
ラツチ回路１４５の出力カウント値は、第３図ｇ
に示すように所定の一定値に規定されている。そ
して、一定のカウント値は、比較回路１４８によ
つて、傾斜カウンタ回路１４０からのカウント値
と比較される。この場合、ラツチ回路１４５から
の一定のカウント値は、傾斜カウンタ回路１４０
からの最大カウント値の略1/2となるように設定
されている。また、比較回路１４８はラツチ回路
１４５からのカウント値が、傾斜カウンタ回路１
４０からのカウント値よりも少ない場合Ｈレベル
を出力し、傾斜カウンタ回路１４０のカウント値
以上になるとＬレベルを出力する。 Then, the count value of this counter circuit 146 is transmitted from the count signal output terminal CO to the latch circuit 1.
45 is supplied to the count signal input terminal CI. Here, the latch circuit 145 holds the count value supplied to its count signal input terminal CI every time the pulse signal output from the edge detection circuit 143 is supplied to the latch pulse input terminal LI. Operate. However, the time in Figure 3
In the state before _T1 , since the output terminal of the OR circuit 138 is at H level, the control input terminal CI of the latch circuit 145 is at H level. At this time,
The output count value of the latch circuit 145 is
As shown in FIG. The constant count value is then compared with the count value from the ramp counter circuit 140 by a comparator circuit 148 . In this case, the constant count value from latch circuit 145 is applied to ramp counter circuit 140.
It is set to approximately 1/2 of the maximum count value from . Further, the comparator circuit 148 outputs the count value from the latch circuit 145 to the slope counter circuit 1.
When the count value from the slope counter circuit 140 is less than the count value from the slope counter circuit 140, an H level is output, and when the count value from the slope counter circuit 140 is exceeded, an L level is output.

このため、第３図中時刻T₁以前では、第３図
ｆに示すように、比較回路１３９の出力は、所定
周期のパルス波形となる。そして、この状態で
は、第１図に示すローパスフイルタ１５０を介し
て得られる自動位相制御用の電圧V_Pの範囲のう
ちの略1/2（Duty50）に対応する基準電圧（vop）
（第５図参照）がデイスクモータ１１１に供給さ
れている。 Therefore, before time _T1 in FIG. 3, the output of the comparison circuit 139 has a pulse waveform of a predetermined period, as shown in FIG. 3f. In this state, the reference voltage (VOP) corresponding to approximately 1/2 (Duty 50) of the range of the automatic phase control voltage V _P obtained through the low-pass filter 150 shown in FIG.
(see FIG. 5) is supplied to the disk motor 111.

このような状態で、第３図中時刻T₁に達する
と、AFC制御領域外検出回路１３７のセツト信
号出力端SOがＬレベルになされる。このため、
カウンタ回路１４６のリセツト信号入力端RIに
は、エツジ検出回路１４３からのパルス信号が供
給されなくなる。よつて、カウンタ回路１４６
は、第３図ｆに示すように、被制御信号に無関係
にそのカウント信号入力端CIに供給された信号
を、所定値までカウントした後自動的にリセツト
して再びカウントを行なう動作を繰り返す如くし
た、いわゆる循環計数動作を行なうようになる。
また、ラツチ回路１４５は、その制御入力端CI
がＬレベルであるため、先に述べたホールド動作
を行なう。すなわち、第３図ｇに示すように、ラ
ツチ回路１４５はエツジ検出回路１４３からパル
ス信号が供給される毎に、カウンタ回路１４６の
出力をホールドするものである。そして、このラ
ツチ回路１４５の出力カウント値と傾斜カウンタ
回路１４０からのカウント値とが、比較回路１４
８で比較され、該比較回路１４８からは、第３図
中時刻T₂で第３図ｈに示すような自動位相制御
信号（以下APC信号という）が出力される。す
なわち、このAPC信号は、所定周期で循環計数
を行なうカウンタ回路１４６の出力を被制御信号
の周期でホールドした値と、傾斜カウンタ回路１
４０からの基準周期（位相）を有するカウント値
とを比較し、正規の位相に対する被制御信号の位
相ずれに対応したパルス幅変調信号となされてい
る。そして、このAPC信号は第１図に示すロー
パスフイルタ１５０を介して、自動位相制御用の
電圧として、デイスクモータ１１１に供給される
ものである。 In this state, when time _T1 in FIG. 3 is reached, the set signal output terminal SO of the AFC outside control area detection circuit 137 is set to the L level. For this reason,
The pulse signal from the edge detection circuit 143 is no longer supplied to the reset signal input terminal RI of the counter circuit 146. Therefore, the counter circuit 146
As shown in Fig. 3f, after the signal supplied to the count signal input terminal CI is counted up to a predetermined value regardless of the controlled signal, it is automatically reset and the operation is repeated to start counting again. A so-called cyclic counting operation is performed.
The latch circuit 145 also has a control input terminal CI
Since is at L level, the hold operation described above is performed. That is, as shown in FIG. 3g, the latch circuit 145 holds the output of the counter circuit 146 every time a pulse signal is supplied from the edge detection circuit 143. The output count value of the latch circuit 145 and the count value from the slope counter circuit 140 are then
8, and the comparison circuit 148 outputs an automatic phase control signal (hereinafter referred to as an APC signal) as shown in FIG. 3h at time _T2 in FIG. That is, this APC signal is a value obtained by holding the output of the counter circuit 146, which performs cyclic counting at a predetermined period, at the period of the controlled signal, and the slope counter circuit 1.
The pulse width modulation signal is compared with a count value having a reference period (phase) from 40, and a pulse width modulation signal corresponding to the phase shift of the controlled signal with respect to the normal phase is generated. This APC signal is then supplied to the disk motor 111 as a voltage for automatic phase control via a low-pass filter 150 shown in FIG.

ここで、第５図は、被制御信号の位相Ｐのずれ
と自動位相制御用の電圧V_Pとの関係を示すもの
である。すなわち、被制御信号の位相ずれが＋
P₁から−P₁までの範囲内において自動位相制御
が可能なもので、被制御信号の周波数が第４図
で示した₁から₂の間にはいつた後、制御される
ものである。 Here, FIG. 5 shows the relationship between the phase shift P of the controlled signal and the voltage V _P for automatic phase control. In other words, the phase shift of the controlled signal is +
Automatic phase control is possible within the range from _P1 to _-P1 , and the control is performed after the frequency of the controlled signal reaches between ₁ and ₂ shown in FIG.

そして、上記自動周波数及び位相制御用の電圧
が合成されてデイスクモータ１１１を、デイスク
１１３を線速度一定で回転させるように制御させ
るものである。 The automatic frequency and phase control voltages are combined to control the disk motor 111 to rotate the disk 113 at a constant linear velocity.

したがつて、上記のような基本構成によれば、
自動位相制御が行なわれていない状態つまり第３
図中時刻T₁以前において、APC信号は、その制
御範囲の略1/2（duty50）に対応するパルス信号
となされているので、第３図中時刻T₂でAPC信
号が実際の位相制御に供するパルス幅となされて
も、デイスクモータ１１１に加わる電圧は、第５
図中（V_0p）を中心にして上下することになり、
最大に変化したとしても、デイスクモータ１１１
の回転速度が大きく変化したりすることなく、モ
ータコントロールを非常に円滑に行なうことがで
きるものである。また、自動位相制御が行なわれ
ていない状態では、被制御信号にカウンタ回路１
４６が位相を合わせるように働き、自動位相制御
が開始された状態では、カウンタ回路１４６に被
制御信号の位相を合わせるようにデイスクモータ
１１１がコントロールされることになるため、自
動位相制御が開始された状態で位相が略合つてい
るので、位相合わせのための無駄な時間が少なく
て済み、自動位相制御がされていない状態から開
始への移行がスムーズに行なえ、この点でもモー
タコントロールを円滑に行ない得るものである。 Therefore, according to the basic configuration as above,
The state where automatic phase control is not performed, that is, the third
Before time T ₁ in the figure, the APC signal is a pulse signal corresponding to approximately 1/2 (duty 50) of its control range, so at time T ₂ in Figure 3, the APC signal becomes the actual phase control. Even if the pulse width is set to the same value, the voltage applied to the disc motor 111 is
It will move up and down centering on (V _0p ) in the figure,
Even if it changes to the maximum, the disk motor 111
The motor can be controlled very smoothly without large changes in the rotational speed of the motor. In addition, when automatic phase control is not performed, the counter circuit 1 is applied to the controlled signal.
46 works to match the phase and automatic phase control is started, the disk motor 111 is controlled to match the phase of the controlled signal to the counter circuit 146, so automatic phase control is started. Since the phases are approximately aligned in the state where automatic phase control is applied, there is less wasted time for phase adjustment, and the transition from the state where automatic phase control is not performed to the start can be performed smoothly, which also makes motor control smoother. It is something that can be done.

なお、第２図に示す１／Ｎ分周回路１３３，１
４７は自動周波数制御と自動位相制御時とのゲイ
ンの比をコントロールするものである。 Note that the 1/N frequency divider circuit 133, 1 shown in FIG.
Reference numeral 47 controls the gain ratio between automatic frequency control and automatic phase control.

ここで、上記傾斜カウンタ回路１４０、比較回
路１３９及びラツチ回路１３６よりなるPWM変
調手段の詳細について説明する。ただし、ここで
はAFC信号を生成するPWM変調について示し、
比較回路１４８及びラツチ回路１４５よりなる
APC信号を生成するPWM変調については同様で
あるため、その説明を省略する。すなわち、第６
図において、傾斜カウンタ回路１４０はＮビツト
のカウンタであり、比較回路１３９はＮビツトの
コンパレータであり、ラツチ回路１３６はＮビツ
トのラツチ回路となされている。そこで、ラツチ
回路１３６にホールドされたカウント値と、傾斜
カウンタ回路１４０で順次カウントされた値と
が、比較回路１３９で比較され、先に述べたよう
に、ラツチ回路１３６の値が傾斜カウンタ回路１
４０のカウント値よりも少ない場合Ｈレベルが出
力され、傾斜カウンタ回路１４０のカウント値以
上になるとＬレベルが出力されるようになる。そ
して、比較回路１３９の出力は、クロツク端子１
３５に供給される基準クロツク信号でラツチされ
るＤタイプフリツプフロツプ（以下Ｄ−FFとい
う）１５１でタイミング調整されて接続端子１４
１に出力され、ここにパルス幅変調されたAFC
信号が得られるものである。 Here, details of the PWM modulation means consisting of the slope counter circuit 140, comparator circuit 139 and latch circuit 136 will be explained. However, here we will show the PWM modulation that generates the AFC signal,
Consists of a comparison circuit 148 and a latch circuit 145
Since the PWM modulation that generates the APC signal is the same, its explanation will be omitted. That is, the sixth
In the figure, the slope counter circuit 140 is an N-bit counter, the comparison circuit 139 is an N-bit comparator, and the latch circuit 136 is an N-bit latch circuit. Therefore, the count value held in the latch circuit 136 and the value sequentially counted by the slope counter circuit 140 are compared in the comparator circuit 139, and as mentioned earlier, the value of the latch circuit 136 is
When the count value is less than 40, an H level is output, and when the count value of the slope counter circuit 140 is exceeded, an L level is output. The output of the comparison circuit 139 is the clock terminal 1.
The timing is adjusted by a D-type flip-flop (hereinafter referred to as D-FF) 151 which is latched by the reference clock signal supplied to the connection terminal 14.
1 and pulse width modulated AFC here
A signal can be obtained.

ところが、上記第６図に示すようなパルス幅変
調手段では、傾斜カウンタ回路１４０、比較回路
１３９及びラツチ回路１３６等に全てＮビツトの
ものを用いているため、経済的に不利になるもの
である。 However, in the pulse width modulation means as shown in FIG. 6, the slope counter circuit 140, comparison circuit 139, latch circuit 136, etc. all use N-bit circuits, which is economically disadvantageous. .

〔発明の実施例〕[Embodiments of the invention]

そこで、以下、この発明に係るパルス幅変調回
路の一実施例について図面を参照して詳細に説明
する。第７図において、傾斜カウンタ回路１５２
及び比較回路１５３は共にＮ−１ビツトのものを
使用している。そして、傾斜カウンタ回路１５２
のカウント信号入力端CIには、クロツク端子１
３５に供給される基準クロツク信号が、1/2分周
回路１５４を介して供給される。ここで、ラツチ
回路１３６はＮビツトのものであり、その最下位
ビツト（LSB）を除くＮ−１ビツトの値が比較
回路１５３に供給されるようになされている。そ
して、ラツチ回路の最下位ビツト（LSB）は、
アンド回路１５５の入力一端に接続されている。
また、比較回路１５３の出力端は、Ｄ−FF１５
６の入力端Ｄに接続されている。そして、このＤ
−FF１５６の出力端Ｑは、他のＤ−FF１５７の
入力端Ｄに接続されるとともに、オア回路１５８
の入力一端に接続されている。さらに、上記Ｄ−
FF１５７の出力端Ｑは、アンド回路１５５の入
力他端に接続されている。このアンド回路１５５
の出力端は、上記オア回路１５８の入力他端に接
続されている。そして、このオア回路１５８の出
力端が接続端子１５９を介して、第１図に示すロ
ーパスフイルタ１４２に接続されている。なお、
上記Ｄ−FF１５６，１５７のクロツク入力端Ｃ
は、共にクロツク端子１３５に接続されている。 Hereinafter, one embodiment of the pulse width modulation circuit according to the present invention will be described in detail with reference to the drawings. In FIG. 7, the slope counter circuit 152
Both the comparator circuit 153 and the comparator circuit 153 have N-1 bits. And the slope counter circuit 152
The count signal input terminal CI has clock terminal 1.
The reference clock signal supplied to 35 is supplied via a 1/2 frequency divider circuit 154. Here, the latch circuit 136 is of N bits, and the value of N-1 bits excluding the least significant bit (LSB) is supplied to the comparator circuit 153. And the least significant bit (LSB) of the latch circuit is
It is connected to one input end of the AND circuit 155.
Further, the output terminal of the comparison circuit 153 is connected to the D-FF15.
It is connected to the input terminal D of 6. And this D
The output terminal Q of -FF156 is connected to the input terminal D of another D-FF157, and the OR circuit 158
is connected to one input end of the Furthermore, the above D-
The output terminal Q of the FF 157 is connected to the other input terminal of the AND circuit 155. This AND circuit 155
The output terminal of is connected to the other input terminal of the OR circuit 158. The output end of this OR circuit 158 is connected to the low-pass filter 142 shown in FIG. 1 via a connection terminal 159. In addition,
Clock input terminal C of the above D-FF156, 157
are both connected to clock terminal 135.

上記のような構成によるパルス幅変調回路にお
いて、第８図ａ乃至ｅに示す波形を参照して、そ
の動作を説明する。ただし、第８図ａ乃至ｅに示
す波形は、第７図中ａ乃至ｅ点における波形をそ
れぞれ示すものである。 The operation of the pulse width modulation circuit configured as described above will be explained with reference to the waveforms shown in FIGS. 8a to 8e. However, the waveforms shown in FIGS. 8a to 8e represent the waveforms at points a to e in FIG. 7, respectively.

すなわち、クロツク端子１３５に供給された第
８図ａに示す基準クロツク信号は、1/2分周回路
１５４で1/2分周されて、Ｎ−１ビツトの傾斜カ
ウンタ回路１５２でカウントされる。一方、ラツ
チ回路１３６には、先に第２図の説明で述べたよ
うに第８図ａに示す基準クロツク信号をカウンタ
回路１４６でカウンタした値がホールドされてい
る。このため、傾斜カウンタ回路１５２からの出
力カウント値とラツチ回路１３６の最下位ビツト
（LSB）を除くＮ−１ビツトのホールドされたカ
ウント値とを比較回路１５３で比較するというこ
とは、ラツチ回路１３６にホールドされた値が偶
数である場合には、実質的に第６図で示したよう
に傾斜カウンタ回路１４０のカウント値とラツチ
回路１３６のホールド値とを比較することと等価
になる。したがつて、例えば第８図中時刻T₃で
傾斜カウンタ回路１５２のカウント値がリセツト
されて、ラツチ回路１３６の値よりも小さくなつ
たとすると、比較回路１５３の出力はＤ−FF１
５６を介して第８図ｂに示すようにＨレベルとな
る。 That is, the reference clock signal shown in FIG. 8A supplied to the clock terminal 135 is frequency-divided by 1/2 by the 1/2 frequency divider circuit 154 and counted by the N-1 bit slope counter circuit 152. On the other hand, the latch circuit 136 holds the value obtained by counting the reference clock signal shown in FIG. 8a by the counter circuit 146, as described above in the explanation of FIG. Therefore, comparing the output count value from the slope counter circuit 152 and the held count value of N-1 bits excluding the least significant bit (LSB) of the latch circuit 136 in the comparison circuit 153 means that the output count value from the latch circuit 136 If the value held in is an even number, this is substantially equivalent to comparing the count value of the slope counter circuit 140 and the held value of the latch circuit 136 as shown in FIG. Therefore, for example, if the count value of the slope counter circuit 152 is reset at time _T3 in FIG. 8 and becomes smaller than the value of the latch circuit 136, the output of the comparison circuit 153 becomes D-FF1.
56, it becomes H level as shown in FIG. 8b.

ここで、ラツチ回路１３６にホールドされた値
が偶数である場合について考えると、このときに
はラツチ回路１３６の最下位ビツトの値が「０」
つまりＬレベルとなされている。そして、第８図
ｄは、ラツチ回路１３６の最下位ビツト（LSB）
が「０」であるときの接続端子１５９の出力を表
わしている。 Now, considering the case where the value held in the latch circuit 136 is an even number, in this case the value of the least significant bit of the latch circuit 136 is "0".
In other words, it is set to L level. FIG. 8d shows the least significant bit (LSB) of the latch circuit 136.
It represents the output of the connection terminal 159 when is "0".

その後、時刻T₃の次の基準クロツク信号の立
上りで、第８図ｃに示すようにＤ−FF１５７の
出力端ＱがＨレベルとなるが、ラツチ回路１３６
の最下位ビツト（LSB）がＬレベルであるので、
アンド回路１５５の出力端はＬレベルになされて
いる。そして、傾斜カウンタ回路１５２のカウン
ト値が増加しても、まだラツチ回路１３６のホー
ルド値よりも小さい場合には、Ｄ−FF１５６の
出力端ＱはＨレベルに保たれている。 Thereafter, at the next rise of the reference clock signal at time _T3 , the output terminal Q of the D-FF 157 becomes H level as shown in FIG.
Since the least significant bit (LSB) of is at L level,
The output terminal of the AND circuit 155 is set to L level. Even if the count value of the slope counter circuit 152 increases, if it is still smaller than the hold value of the latch circuit 136, the output terminal Q of the D-FF 156 is maintained at the H level.

ここで、第８図中時刻T₄で、傾斜カウンタ回
路１５２のカウント値がラツチ回路１３６のホー
ルド値以上になつたとする。すると、比較回路１
５３の出力は反転してＬレベルとなされ、Ｄ−
FF１５６の出力端ＱもＬレベルとなされる。こ
のため、接続端子１５９はＬレベルとなり、ここ
にパルス幅変調が行なわれるものである。このと
き、時刻T₄の次の基準クロツク信号の立上りま
でＤ−FF１５７の出力端ＱはＨレベルに保持さ
れているが、先に述べたようにアンド回路１５５
の出力端がＬレベルであるため、接続端子１５９
の出力には影響のないものである。 Here, it is assumed that the count value of the slope counter circuit 152 exceeds the hold value of the latch circuit 136 at time _T4 in FIG. Then, comparison circuit 1
The output of 53 is inverted and set to L level, and D-
The output terminal Q of the FF 156 is also set to L level. Therefore, the connection terminal 159 becomes L level, and pulse width modulation is performed here. At this time, the output terminal Q of the D-FF 157 is held at H level until the next rise of the reference clock signal at time _T4 .
Since the output terminal of is at L level, the connection terminal 159
It has no effect on the output.

一方、ラツチ回路１３６にホールドされた値が
奇数である場合について考えると、このときには
ラツチ回路１３６の最下位ビツトの値が「１」つ
まりＨレベルとなされている。そして、第８図ｅ
は、ラツチ回路１３６の最下位ビツト（LSB）
が「１」であるときの接続端子１５９の出力を表
わしている。 On the other hand, considering the case where the value held in the latch circuit 136 is an odd number, in this case the value of the least significant bit of the latch circuit 136 is set to "1", that is, the H level. And Figure 8e
is the least significant bit (LSB) of latch circuit 136.
It represents the output of the connection terminal 159 when is "1".

すなわち、まず、第３図中時刻T₃で傾斜カウ
ンタ回路１５２のカウント値がリセツトされて、
ラツチ回路１３６の値よりも小さくなつたとす
る。すると、比較回路の出力は、Ｄ−FF１５６
を介して第８図ｂに示すようにＨレベルとする。
その後、時刻T₃の次の基準クロツク信号の立上
りで、第８図ｃに示すようにＤ−FF１５７の出
力端ＱがＨレベルとなり、ここでアンド回路１５
５の出力端はＨレベルになる。このため、オア回
路１５８の両入力端は共にＨレベルとなされてい
る。そして、傾斜カウンタ回路１５２のカウント
値が増加しても、まだラツチ回路１３６のホール
ド値よりも小さい場合には、Ｄ−FF１５６，１
５７の出力端Ｑは共にＨレベルに保たれる。 That is, first, the count value of the slope counter circuit 152 is reset at time _T3 in FIG.
Suppose that the value becomes smaller than the value of the latch circuit 136. Then, the output of the comparison circuit is D-FF156
is set to H level as shown in FIG. 8b.
Thereafter, at the next rise of the reference clock signal at time _T3 , the output terminal Q of the D-FF 157 becomes H level as shown in FIG.
The output terminal of No. 5 becomes H level. Therefore, both input terminals of the OR circuit 158 are set to H level. Even if the count value of the slope counter circuit 152 increases, if it is still smaller than the hold value of the latch circuit 136, the D-FF 156,1
Both output terminals Q of 57 are kept at H level.

ここで、第８図中時刻T₄で、傾斜カウンタ回
路１５２のカウント値がラツチ回路１３６のホー
ルド値以上になつたとする。すると、比較回路１
５３の出力は反転してＬレベルとなされ、Ｄ−
FF１５６の出力端ＱもＬレベルとなされる。と
ころが、時刻T₄の次の基準クロツク信号の立上
りまでＤ−FF１５７の出力端ＱはＨレベルに保
持されているため、結局比較回路１５３の出力が
ＨレベルからＬレベルに反転された後、基準クロ
ツク信号の１クロツク分遅延されて接続端子１５
９がＬレベルになされ、ここにパルス幅変調が行
なわれるものである。 Here, it is assumed that the count value of the slope counter circuit 152 exceeds the hold value of the latch circuit 136 at time _T4 in FIG. Then, comparison circuit 1
The output of 53 is inverted and set to L level, and D-
The output terminal Q of the FF 156 is also set to L level. However, since the output terminal Q of the D-FF 157 is held at H level until the next rise of the reference clock signal at time _T4 , the output terminal of the comparator circuit 153 is inverted from H level to L level, and then the reference clock signal Connecting terminal 15 is delayed by one clock of the clock signal.
9 is set to L level, and pulse width modulation is performed here.

すなわち、傾斜カウンタ回路１５２は基準クロ
ツク信号を1/2分周した信号をカウントするもの
であり、換言すれば傾斜カウンタ回路１５２のカ
ウント値を２倍したものが実際に発生された基準
クロツク信号の数となるものである。また、ラツ
チ回路１３６にホールドされた値は基準クロツク
信号をそのままカウントした値であり、その最下
位ビツト（LSB）を比較に供しないようにして
いる。このため、ラツチ回路１３６のホールド値
が偶数である場合には、比較回路１５３の出力を
そのまま接続端子１５９に出力すればよいが、奇
数である場合には、比較回路１５３自身の比較結
果がＨレベルからＬレベルになつても、この時点
では実際にラツチ回路１３６にホールドされたカ
ウント値の方が基準クロツク信号の１クロツク分
多いことになる。このため、ラツチ回路１３６の
ホールド値が奇数の場合には、比較回路１５３の
出力を基準クロツク信号の１クロツク分遅延させ
て接続端子１５９に出力させることにより、正確
なカウント値の比較を行なうようにしたものであ
る。 That is, the slope counter circuit 152 counts a signal obtained by dividing the frequency of the reference clock signal by 1/2. In other words, the count value of the slope counter circuit 152 multiplied by 2 is the actually generated reference clock signal. It is a number. Further, the value held in the latch circuit 136 is a value obtained by directly counting the reference clock signal, and its least significant bit (LSB) is not used for comparison. Therefore, if the hold value of the latch circuit 136 is an even number, the output of the comparator circuit 153 may be directly output to the connection terminal 159, but if the hold value is an odd number, the comparison result of the comparator circuit 153 itself is Even when the level changes from the level to the L level, at this point the count value actually held in the latch circuit 136 is greater by one clock of the reference clock signal. Therefore, when the hold value of the latch circuit 136 is an odd number, the output of the comparison circuit 153 is delayed by one clock of the reference clock signal and outputted to the connection terminal 159, so that accurate comparison of count values can be performed. This is what I did.

したがつて、上記実施例のような構成によれ
ば、傾斜カウンタ回路１５２及び比較回路１５３
としてＮ−１ビツトのものを用いているので、経
済的には有利になるとともに、その他には1/2分
周回路１５４及びＤ−FF１５７等を付加するだ
けで構成できるので、構成が極めて簡易でしかも
確実なパルス幅変調を行なうことができるもので
ある。また、傾斜カウンタ回路１５２としても、
基準クロツク信号を1/2分周したものをカウント
すればよいので動作速度の速いものを用いる必要
もなく、この点でも経済的に有利で確実な動作を
望むことができるものである。 Therefore, according to the configuration of the above embodiment, the slope counter circuit 152 and the comparison circuit 153
Since N-1 bits are used as the circuit, it is economically advantageous, and the configuration is extremely simple since it can be configured by simply adding the 1/2 frequency divider 154 and D-FF 157, etc. Moreover, it is possible to perform reliable pulse width modulation. Also, as the slope counter circuit 152,
Since it is sufficient to count the frequency of the reference clock signal divided by 1/2, there is no need to use a device with a high operating speed, and from this point of view as well, it is economically advantageous and reliable operation can be expected.

なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。 It should be noted that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications without departing from the gist thereof.

〔発明の効果〕〔Effect of the invention〕

したがつて、以上詳述したようにこの発明によ
れば、カウンタ回路や比較回路としてＮ−１ビツ
トのものを用いることができるようにしたので、
構成が非常に簡易になるとともに、カウンタ回路
は基準クロツク信号を1/2分周したものをカウン
トするので、動作速度の点で余裕があり確実なパ
ルス幅変調動作を行なうことができ、特にデジタ
ルデイスクプレーヤのデイスクモータ制御に使用
して好適する極めて良好なパルス幅変調回路を提
供することができる。 Therefore, as detailed above, according to the present invention, it is possible to use an N-1 bit circuit as a counter circuit or a comparator circuit.
The configuration is extremely simple, and since the counter circuit counts the reference clock signal divided by 2, there is a margin in terms of operating speed and reliable pulse width modulation operation can be performed. It is possible to provide an extremely good pulse width modulation circuit suitable for use in disk motor control of a disk player.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明が適用されるデジタルオーデ
イオデイスク再生装置の概要を示すブロツク構成
図、第２図はデイスクモータ制御装置の基本構成
を示すブロツク構成図、第３図ａ乃至ｈ、第４図
及び第５図はそれぞれ同基本構成の動作を説明す
るための波形図、第６図は同基本構成のパルス幅
変調手段を示すブロツク構成図、第７図はこの発
明に係るパルス幅変調回路の一実施例を示すブロ
ツク構成図、第８図ａ乃至ｅはそれぞれ同実施例
の動作を説明するための波形図である。 １１１……デイスクモータ、１１２……ターン
テーブル、１１３……デイスク、１１４……光学
式ピツクアツプ、１１５……ピツクアツプ送りモ
ータ、１１６……マトリクス回路、１１０……フ
オーカスサーチ回路、１１７……システムコント
ローラ、１１８……再生信号処理系、１１９……
スライスレベル（アイパターン）検出器、１２０
……波形整形回路、１２１……同期クロツク再生
回路、１２２……第１の信号処理系、１２３……
第２の信号処理系、１２４……コントロールスイ
ツチ、１２５……表示器、１２６……Ｄ／Ａ変換
器、１２７……外部メモリ、１２８……ローパス
フイルタ、１２９……増幅器、１３０……スピー
カ、１３１……入力端子、１３２……エツジ検出
回路、１３３……１／Ｎ分周回路、１３４……カ
ウンタ回路、１３５……クロツク端子、１３６…
…ラツチ回路、１３７……AFC制御領域外検出
回路、１３８……オア回路、１３９……比較回
路、１４０……傾斜カウンタ回路、１４１……接
続端子、１４２……ローパスフイルタ、１４３…
…エツジ検出回路、１４４……アンド回路、１４
５……ラツチ回路、１４６……カウンタ回路、１
４７……１／Ｎ分周回路、１４９……接続端子、
１５０……ローパスフイルタ、１５１……Ｄ−
FF、１５２……傾斜カウンタ回路、１５３……
比較回路、１５４……1/2分周回路、１５５……
アンド回路、１５６，１５７……Ｄ−FF、１５
８……オア回路、１５９……接続端子。 FIG. 1 is a block diagram showing the outline of a digital audio disc playback device to which the present invention is applied, FIG. 2 is a block diagram showing the basic configuration of a disc motor control device, FIGS. 3 a to h, and FIG. 4. and FIG. 5 are waveform diagrams for explaining the operation of the same basic configuration, FIG. 6 is a block diagram showing the pulse width modulation means of the same basic configuration, and FIG. 7 is a diagram of the pulse width modulation circuit according to the present invention. A block configuration diagram showing one embodiment, and FIGS. 8a to 8e are waveform diagrams for explaining the operation of the embodiment, respectively. 111...Disk motor, 112...Turntable, 113...Disk, 114...Optical pick-up, 115...Pick-up feed motor, 116...Matrix circuit, 110...Focus search circuit, 117...System controller , 118 ...Reproduction signal processing system, 119...
Slice level (eye pattern) detector, 120
... Waveform shaping circuit, 121 ... Synchronous clock regeneration circuit, 122 ... First signal processing system, 123 ...
2nd signal processing system, 124... control switch, 125... display, 126... D/A converter, 127... external memory, 128... low pass filter, 129... amplifier, 130... speaker, 131...Input terminal, 132...Edge detection circuit, 133...1/N frequency divider circuit, 134...Counter circuit, 135...Clock terminal, 136...
... Latch circuit, 137 ... AFC control area outside detection circuit, 138 ... OR circuit, 139 ... Comparison circuit, 140 ... Incline counter circuit, 141 ... Connection terminal, 142 ... Low-pass filter, 143 ...
...Edge detection circuit, 144...AND circuit, 14
5...Latch circuit, 146...Counter circuit, 1
47...1/N frequency dividing circuit, 149...Connection terminal,
150...Low pass filter, 151...D-
FF, 152... slope counter circuit, 153...
Comparison circuit, 154...1/2 frequency divider circuit, 155...
AND circuit, 156, 157...D-FF, 15
8...OR circuit, 159...Connection terminal.

Claims (1)

【特許請求の範囲】[Claims] １ 基準クロツク信号をカウントして得られるカ
ウント値が所定のタイミングでホールドされるＮ
ビツトのラツチ回路と、前記基準クロツク信号を
１／２分周する分周回路と、この分周回路の出力を
カウントするＮ−１ビツトの循環計数型のカウン
タ回路と、このカウンタ回路のＮ−１ビツトのカ
ウント値と前記ラツチ回路の最下位ビツトを除く
Ｎ−１ビツトのホールドされたカウント値との大
小を比較する比較回路と、前記ラツチ回路の最下
位ビツトの値に応じて、前記カウンタ回路のカウ
ント値と前記ラツチ回路の最下位ビツトを除くホ
ールド値との大小関係が反転した状態で、前記比
較回路の出力をそのまま出力するかまたは前記基
準クロツク信号の１クロツク分遅延させて出力す
るかを切り換え制御する制御回路とを具備してな
ることを特徴とするパルス幅変調回路。1 N where the count value obtained by counting the reference clock signal is held at a predetermined timing.
A bit latch circuit, a frequency dividing circuit that divides the frequency of the reference clock signal by 1/2, an N-1 bit cyclic counting type counter circuit that counts the output of this frequency dividing circuit, and an N-1 bit of this counter circuit. a comparator circuit that compares the 1-bit count value with a held count value of N-1 bits excluding the least significant bit of the latch circuit; With the magnitude relationship between the count value of the circuit and the hold value excluding the least significant bit of the latch circuit being inverted, the output of the comparator circuit is output as is or delayed by one clock of the reference clock signal and output. 1. A pulse width modulation circuit comprising: a control circuit for switching and controlling a pulse width modulation circuit;