JPH04115657U - サーマルヘツド - Google Patents
サーマルヘツドInfo
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- JPH04115657U JPH04115657U JP1940491U JP1940491U JPH04115657U JP H04115657 U JPH04115657 U JP H04115657U JP 1940491 U JP1940491 U JP 1940491U JP 1940491 U JP1940491 U JP 1940491U JP H04115657 U JPH04115657 U JP H04115657U
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- 101150015217 FET4 gene Proteins 0.000 description 16
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 電源ラインの電圧降下によって出力トランジ
スタの電極電位がばらついたり例えば上昇したりして該
出力トランジスタのスイッチング動作が誤動作したり不
均一になったりするのを抑止し、かつ前記電源ラインで
の電力損失を低減させ、高表示品質及び低消費電力の優
れたサーマルヘッドを提供する。 【構成】 第1及び第2の電源ライン11,12間に
は、直列接続された発熱抵抗体13及びバイポーラトラ
ンジスタ14が複数並列に接続配置されている。第1の
電源ライン1の一端11aと、その一端11aに対して
中央部11cを挟んで対称な位置にある他端11b側と
には、直流電源16の一方の極(例えば正極)が接続さ
れ、第2の電源ライン2の一端12a及び他端12b間
のほぼ中央の中央部12cには、直流電源16の他方の
極(例えば負極)が接続されている。
スタの電極電位がばらついたり例えば上昇したりして該
出力トランジスタのスイッチング動作が誤動作したり不
均一になったりするのを抑止し、かつ前記電源ラインで
の電力損失を低減させ、高表示品質及び低消費電力の優
れたサーマルヘッドを提供する。 【構成】 第1及び第2の電源ライン11,12間に
は、直列接続された発熱抵抗体13及びバイポーラトラ
ンジスタ14が複数並列に接続配置されている。第1の
電源ライン1の一端11aと、その一端11aに対して
中央部11cを挟んで対称な位置にある他端11b側と
には、直流電源16の一方の極(例えば正極)が接続さ
れ、第2の電源ライン2の一端12a及び他端12b間
のほぼ中央の中央部12cには、直流電源16の他方の
極(例えば負極)が接続されている。
Description
【0001】
本考案は、例えばプリンタ装置やファクシミリ装置等に使用されるサーマルヘ
ッド、特にその電源ラインの構成に関するものである。
【0002】
従来、このような分野の技術としては、例えば実開平1−101852号公報
に記載されるものがあった。以下、その構成を図を用いて説明する。
【0003】
図2は、従来のサーマルヘッドの構成図である。
【0004】
このサーマルヘッドは、第1の電源ライン1及び第2の電源ライン2を備え、
第1及び第2の電源ライン1、2間には、各電源ライン1,2の一端1a,2a
から他端1b,2bへ向けて複数の発熱抵抗体3が並列に接続配置されている。
各発熱抵抗体3と第2の電源ライン2との間には、複数のFET4がそれぞれ
直列接続されている。また、各FET4のゲートには、駆動信号供給用のドライ
ブIC5が接続されている。
【0005】
さらに、第1及び第2の電源ライン1、2間には、例えば直流電源6が接続さ
れている。即ち、第1の電源ライン1の一端1a側には、直流電源6の一方の極
(例えば正極)が接続され、第2の電源ライン2の他端2b側には、直流電源6
の他方の極(例えば負極)が接続されている。
【0006】
以上のように構成されたサーマルヘッドでは、直流電源6の正極から負極まで
の、各発熱抵抗体3を介した長さが全て等しくなり、各発熱抵抗体3の電流経路
の抵抗値が全て等しくなる。よって、直流電源6を第1及び第2の電源ライン1
,2間に印加し、ドライブIC5により各FET4のゲートへ、駆動信号である
ゲート信号を選択的に与えれば、当該FET4のスイッチングによってその発熱
抵抗体3に電流が流れる。各発熱抵抗体3に流れる各電流の電流値は第1及び第
2の電源ライン1,2による電圧降下の影響によって変化することはなく、通常
当該発熱抵抗体3はほぼ同じ温度に発熱し、例えば階調プリントを行うような場
合でも、濃度むらの少ないプリントが行われる。
【0007】
しかしながら、上記構成の従来のサーマルヘッドでは、次のような課題があっ
た。
【0008】
(A) 従来のサーマルヘッドでは、第2の電源ライン2上での電圧降下が原因
で、FET4が正常に動作しない虞がある。即ち、第2の電源ライン2の一端2
a側に近いFET4は、そのFET4の例えばソースと第2の電源ライン2との
接続点から他端2bまでの電源ライン抵抗値による電圧降下によって、前記接続
点の電位が上がり、結果としてそのFET4のソース電位が上がる。FET4の
ソース電位が上がると、そのFET4のゲートに供給する駆動信号の電圧レベル
が不足する。
【0009】
これによって生じる問題を、実例を挙げて具体的に説明する。例えばFET4
をエンハンストメント型とし、例えば8ドット/mm、全発熱抵抗体数2048
ドットで、B4判サイズ用のサーマルヘッドを考えた場合、通常第2の電源ライ
ン2の全抵抗値は0.5Ω程度である。
【0010】
一方、発熱抵抗体3に流れる電流を1ドットあたり20mAとし、例えば通常
、直流電源6の電力許容量やヘッドの耐熱性等を考慮して全発熱抵抗体数204
8を分割して通電するので、例えばそれを8分割にして同時に通電する数を発熱
抵抗体256ドットとすると、一度の通電時に第2の電源ライン2に流れる全電
流は5.12A(=20mA×256)となる。
【0011】
いま、第2の電源ライン2の一端2a側付近にある発熱抵抗体256ドットに
通電した場合を考える。この場合、通電した発熱抵抗体256ドットは、全発熱
抵抗体の1/8に相当し、通電した発熱抵抗体256ドットから流れ出る電流は
、残りの7/8の発熱抵抗体が接続された第2の電源ライン2上を流れる。もし
、発熱抵抗体2048ドットが第2の電源ライン2上に等間隔に接続配置されて
いるものとすれば、残りの7/8の発熱抵抗体が接続された第2の電源ライン2
上での抵抗値は0.4375Ω(=0.5Ω×[7/8])なので、ここに5.
12Aの電流が流れると、この間の電圧降下は2.24Vになる。
【0012】
この電圧降下2.24Vは、通電した発熱抵抗体256ドット中、最も中央寄
りのFET4のソース電位であり、このFET4よりも第2の電源ライン2の一
端2aに近いFET4のソース電位は、2.24Vよりも大きくなってしまう。
ところが、このようにFET4のソース電位が、例えば2.24V以上に上昇
すると、例えドライブIC5からFET4へ出力されるゲート信号電圧レベルが
正常であっても、FET4のゲート・ソース間電圧は減少して、FET4の正常
なスイッチング動作を損なう虞がある。
【0013】
以上の説明では、FET4をエンハンストメント型として動作上の問題点を述
べたが、これをディプレッション型としても同様の問題が発生する。
【0014】
(B) さらに、従来のサーマルヘッドでは、第1及び第2の電源ライン1,2
の両ラインいずれとも、一端のみから給電を行っているため、電源ライン1,2
自体の抵抗値及び電流経路長による電力損失が大きいという問題があった。
【0015】
本考案は、前記従来技術が持っていた課題として、電源ラインの電圧降下によ
って各出力トランジスタの電極電位のばらつきの範囲が大きいため、あるいはそ
の電極電位が駆動信号レベルに近付くために正常なスイッチング動作が損なわれ
る点、電源ラインによる電力損失が大きい点について解決したサーマルヘッドを
提供するものである。
【0016】
第1の考案は、前記課題を解決するために、電源の一方の供給端子に接続され
る第1の電源ラインと、前記電源の他方の供給端子に接続される第2の電源ライ
ンと、前記第1及び第2の電源ライン間に並列に接続配置される複数の発熱抵抗
体と、前記各発熱抵抗体にそれぞれ直列接続され所定の駆動信号に基づき制御さ
れて該発熱抵抗体に流れる電流をスイッチングする出力トランジスタとを、備え
たサーマルヘッドにおいて、前記電源の一方の供給端子を前記第1の電源ライン
の両端に接続し、かつ前記電源の他方の供給端子を前記第2の電源ラインのほぼ
中央に接続したものである。
【0017】
第2の考案は、前記第1の考案において、前記第2の電源ラインの単位長さあ
たりの抵抗値を、前記第1の電源ラインの単位長さあたりの抵抗値のほぼ1/2
に設定したものである。
【0018】
第1の考案によれば、以上のようにサーマルヘッドを構成したので、前記第1
の電源ラインへはその両端から給電され、前記第2の電源ラインへはそのほぼ中
央1カ所から給電される。よって、前記各発熱抵抗体の発熱量を略一定ならしめ
、しかも前記電源ラインの電圧降下による前記各出力トランジスタの電源ライン
接続側の電極電位のばらつきの範囲が小さくなり、かつその電極電位と駆動信号
レベルの接近が阻止される。
【0019】
このため、前記各出力トランジスタでは、信頼性の高い均一なスイッチング動
作が行われる。従って、電流経路長の差異(長短)による発熱抵抗体の発熱量の
ばらつきがなくなるばかりでなく、前記各出力トランジスタの電極電位の差異に
よって起こるスイッチング動作の不均一性や誤動作に起因する発熱量のばらつき
も抑止され、前記各発熱抵抗体の発熱量がより精度良く均一となる。
【0020】
また、前記電源から前記各発熱抵抗体へ供給される電流の電流経路は、従来よ
りも短くなり、各電流経路での抵抗値が従来よりも低くなる。
【0021】
さらに、前記第1及び第2の電源ラインによる前記電源からみた合成抵抗値、
即ち各発熱抵抗体の電流経路の電源ラインによる抵抗値は、各電流経路に応じて
異なるものの、その絶対値を小さくできるので従来に比べて電源ライン自体の抵
抗値が小さくなり、かつ前記第1及び第2の電源ラインの抵抗値の比を適宜設定
することにより、前記合成抵抗値の変化分、即ち各電流経路相互の電源ラインに
よる抵抗値の差異を小さくすることができる。
【0022】
第2の考案によれば、前記電源からみた前記第1及び第2の電源ラインの合成
抵抗値の各電流経路毎の変化分が、最小に抑えられ、かつその絶対値を従来に比
べて小さくできる。
【0023】
従って、前記課題を解決できるのである。
【0024】
図1は、本考案の実施例を示すサーマルヘッドの構成図である。
【0025】
このサーマルヘッドは、第1の電源ライン11及び第2の電源ライン12を備
え、各電源ライン11及び12間には、各電源ライン11,12の一端11a,
12aから他端11b,12bへ向けて複数の発熱抵抗体13が並列に接続配置
されている。
【0026】
各発熱抵抗体13と第2の電源ライン12との間には、出力トランジスタであ
る複数のNPN型バイポーラトランジスタ14がそれぞれ直列接続されている。
各バイポーラトランジスタ14のコレクタは発熱抵抗体13側に接続されてお
り、エミッタは第2の電源ライン2側に接続されている。また、各バイポーラト
ランジスタ14のベースには、駆動信号供給用のドライブIC15が接続されて
いる。
【0027】
さらに、第1及び第2の電源ライン11、12には、例えば直流電源16が接
続されている。即ち、第1の電源ライン11の一端11aと、その一端11aに
対して中央部11cを挟んで対称な位置にある他端11b側とには、直流電源6
の一方の極(例えば正極)が接続され、第2の電源ライン12の一端12a及び
他端12b間のほぼ中央の中央部12cには、直流電源6の他方の極(例えば負
極)が接続されている。
【0028】
以上のようなサーマルヘッドでは、第1の電源ライン11及び第2の電源ライ
ン12による電圧降下が小さくなり、各バイポーラトランジスタ14のエミッタ
電位の差異及びその上昇が抑制される構成となっている。よって、直流電源16
を第1及び第2の電源ライン11、12間に印加し、トライブIC15によって
各バイポーラトランジスタ14のベースへ、駆動信号であるゲート信号を選択的
に与えれば、各バイポーラトランジスタ14のスイッチング動作によって、直流
電源16から各発熱抵抗体13への各電流がスイッチングされる。この時、各バ
イポーラトランジスタ14では、エミッタ電位の差異及び上昇が小さく抑止され
るため、スイッチング動作がより均一で信頼性の高いものとなり、各発熱抵抗体
13は精度よく均一な温度に発熱する。従って、例えば所定形状に配置された各
発熱抵抗体13を1つの画素として、例えば感熱記録紙に、あるいはインクリボ
ンを用いて普通紙に、印字濃度むらの極めて少ない印刷を行える。
【0029】
次に、本実施例のサーマルヘッドの特性について解析する。
【0030】
本実施例のサーマルヘッドで直流電源16からみた電源ライン11の抵抗値は
、電流が一端11a及び他端11bの両方から給電されるため、中央部11cで
最大となり、その中央部11cでの値は電源ライン11の全長の抵抗値の1/4
となる。また、電源ライン12の抵抗値は、給電が中央部12cで行われるため
、一端12a及び他端12bのそれぞれで最大値をとり、その値は電源ライン1
2の全長の抵抗値の1/2となる。従って、第1及び第2の電源ライン11、1
2の合成抵抗値は、図3に示すようになる。
【0031】
図3は、図1のサーマルヘッドにおける各電源ラインの抵抗値の相関図であり
、電源ラインの長手方向(ライン方向)をx軸とした時の、各電源ライン11,
12の抵抗値及び直流電源16からみた合成抵抗値の変化の様子を示したもので
ある。図中、横軸にx軸として電源ラインの長さ(長手方向の位置)を、縦軸に
抵抗値をそれぞれとっており、図中の破線で示す曲線は第1の電源ライン11
の抵抗値を示し、一点鎖線で示す曲線は第2の電源ライン12の抵抗値を、実
線で示す曲線は直流電源16からみた合成抵抗値を、それぞれ示している。
【0032】
図3から分かるように、直流電源16からみた電源ライン11,12の合成抵
抗値は、電源ライン11,12の抵抗値を適当に選ぶことにより、x方向の変化
に対して合成抵抗値の変化を最小にすることができ、かつその絶対値もかなり小
さくできる。さらには、電源ライン11,12自体の抵抗値も、従来例より小さ
くできる。以下、数式を用いてこれらのことを具体的に説明する。
【0033】
直流電源16からみた電源ライン11,12の合成抵抗値R0 は、電源ライン
11,12の一端11a,12aをx=0として算出すると、次式(1)のよう
になる。
R0 =a・x{1−(x/L)}
+|bL{(1/2)−(x/L)}| …(1)
但し、R0 :直流電源16からみた電源ラインの抵抗値
a:電源ライン11の単位長さあたりの抵抗値
b:電源ライン12の単位長さあたりの抵抗値
L:電源ライン11,12の全長
図3中の各曲線〜は、x=L/2で対称であるから、0≦x≦L/2の範
囲について考えると、R0 が最大値をとるxは、(1)式をxについて微分して
0とおくと得られ、その値は、
x=L/2(1−α) …(2)
但し、α=b/aで、0≦α≦1、
となる。
【0034】
従って、R0 の最大値R0 MAX は、次式(3)で表わせる。
R0 MAX =aL(1+α2 )/4 …(3)
一方、R0 の最小値を、0≦α<1/2の範囲でみた場合、その最小値R0aMI
N は、x=0における第2の電源ライン12の抵抗値となるから、
R0aMIN =(α・aL)/2 …(4)
となる。
【0035】
R0 の最大値R0 MAX と最小値R0aMIN の差ΔR0aは、
ΔR0a={aL(1+α2 )}/4−(α・aL)/2
=(aL)(1−α)2 /4 …(5)
と表わせる。
【0036】
式(5)のΔR0aを最小にするαは、その範囲からα→1/2である。
【0037】
また、R0 の最小値を、1/2<α≦1の範囲でみた場合、その最小値R0bMI
N は、x=L/2における第1の電源ライン11の抵抗値となるから、
R0bMIN =(aL)/4 …(6)
となる。
【0038】
R0 の最大値R0 MAX と最小値R0bMIN の差ΔR0bは、
ΔR0b=aL(1+α2 )/2−aL/4 …(7)
と表わせる。
【0039】
式(7)のΔR0bを最小にするαは、その範囲からα→1/2である。
【0040】
以上のことから分かるように、α=1/2に選べば、直流電源16からみた電
源ライン11,12のx方向に対する変化分ΔR0 が最小となり、その時の値は
、(5)式または(7)式より、
ΔR0 =aL/16 …(8)
となる。
【0041】
以下に、本実施例の効果を、数値を用いて具体的に説明する。
【0042】
例えば8ドット/mm、B4判サイズのサーマルヘッドの場合を考え、各定数
をL=260mm、a=2mΩ/mm(≒0.5Ω/260mm)、b=1mΩ
/mm(=[2mΩ/mm]×[1/2])、α=1/2と設定する。
このようなサーマルヘッドでは、電源ライン11,12の全長にわたって、そ
の合成抵抗の変動分は、0.0325Ωとなり、全電流を5.12A(例えば図
2の場合と同様にドットあたり20mA、256ビット同時通電の場合の全電流
)としても、電圧降下の変動分は最大でも0.1664Vであり、直流電源16
の出力電圧(通常20V以上)に比べて無視できるものである。
【0043】
また、電源ライン12の一端12a付近の発熱抵抗体256ドットに同時に通
電したとしても、バイポーラトランジスタ14のエミッタ電位の上昇は、高々1
.3V程度であり、ドライブIC15のドライブ信号レベルとしては許容される
範囲である。
【0044】
従って、本実施例のサーマルヘッドでは、発熱抵抗体13に直接接続される第
1の電源ライン11への給電を両端11a,11bから行い、かつバイポーラト
ランジスタ14に直接接続される第2の電源ライン12への給電をその中央から
行うようにしたことにより、第2の電源ライン12の電圧降下によるバイポーラ
トランジスタ14のエミッタ電位への影響を最小にすることができ、印字濃度む
らをより精度良く抑止できる。
【0045】
また、バイポーラトランジスタ14のエミッタ電位の上昇を低く抑えることが
できるので、バイポーラトランジスタ14のラッチアップ等の異常動作を防止す
ることが可能となる。
【0046】
さらに、従来に比べて、電源ライン11,12自体の抵抗値を小さくでき、か
つ電流経路も短縮できるので、電源ライン11,12による電力損失を小さくで
き、直流電源16の小形化、低消費電力化の効果が得られる。
【0047】
なお、本考案は、図示の実施例に限定されず、種々の変形が可能である。例え
ば、第1及び第2の電源ライン11,12、発熱抵抗体13、バイポーラトラン
ジスタ14及びドライブIC15等の構成を様々に変形することが可能である。
一例を挙げると、例えば第1及び第2の電源ライン11,12と直流電源16の
極性との関係は、バイポーラトランジスタ14の導電型などを適宜変更したりし
て可能であるし、例えばバイポーラトラジスタ14に代えてFETを用いるよう
にするなどしてもよい。
【0048】
以上詳細に説明したように、第1の考案によれば、前記第1の電源ラインへの
給電をその両端から行い、かつ前記第2の電源ラインへの給電をそのほぼ中央か
ら行うようにしたる。そのため、前記各発熱抵抗体を流れる電流に対する前記電
源ラインによる電圧降下による影響を最小にすることができ、前記各出力トラン
ジスタの電源ライン接続側電極電位のばらつきや、その電極電位が例えば上昇し
て駆動信号レベルとの差が減少したりするのを最小に抑えることができる。従っ
て、前記各出力トランジスタのスイッチング動作の誤動作防止及び均一性の向上
等を図れ、印字濃度むらの極めて少ないサーマルヘッドを実現できる。
【0049】
また、本考案のサーマルヘッドでは、例えば前記出力トランジスタの電源ライ
ン接続側電極電位の上昇を小さく抑えることができ、その出力トランジスタのラ
ッチアップ等の異常動作を防止できる。
【0050】
さらには、前記第1及び第2の電源ラインによる電力損失を小さくでき、前記
電源の小形化、低消費電力化を達成できる。
【0051】
第2の考案によれば、前記電源からみた前記第1、第2の電源ラインの合成抵
抗値のライン方向での変化分を最小にすることができ、前記出力トランジスタの
スイッチング動作の信頼性をより向上でき、かつスイッチング動作の最適な均一
化が図れ、むらがより一層抑止され、高い印字濃度の均一性が得られる優れたサ
ーマルヘッドを提供できる。
【図1】本考案の実施例のサーマルヘッドの構成図であ
る。
る。
【図2】従来のサーマルヘッドの構成図である。
【図3】図1のサーマルヘッドにおける各電源ラインの
抵抗値の相関図である。
抵抗値の相関図である。
11 第1の電源ライン
12 第2の電源ライン
13 発熱抵抗体
14 バイポーラトランジスタ
15 ドライブIC
Claims (2)
- 【請求項1】 電源の一方の供給端子に接続される第1
の電源ラインと、前記電源の他方の供給端子に接続され
る第2の電源ラインと、前記第1及び第2の電源ライン
間に並列に接続配置される複数の発熱抵抗体と、 前記
各発熱抵抗体にそれぞれ直列接続され所定の駆動信号に
基づき制御されて該発熱抵抗体に流れる電流をスイッチ
ングする出力トランジスタとを、備えたサーマルヘッド
において、前記電源の一方の供給端子を前記第1の電源
ラインの両端に接続し、かつ前記電源の他方の供給端子
を前記第2の電源ラインのほぼ中央に接続したことを特
徴とするサーマルヘッド。 - 【請求項2】 請求項1記載のサーマルヘッドにおい
て、前記第2の電源ラインの単位長さあたりの抵抗値
を、前記第1の電源ラインの単位長さあたりの抵抗値の
ほぼ1/2に設定したサーマルヘッド。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1940491U JPH04115657U (ja) | 1991-03-28 | 1991-03-28 | サーマルヘツド |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1940491U JPH04115657U (ja) | 1991-03-28 | 1991-03-28 | サーマルヘツド |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04115657U true JPH04115657U (ja) | 1992-10-14 |
Family
ID=31905687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1940491U Withdrawn JPH04115657U (ja) | 1991-03-28 | 1991-03-28 | サーマルヘツド |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04115657U (ja) |
-
1991
- 1991-03-28 JP JP1940491U patent/JPH04115657U/ja not_active Withdrawn
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Date | Code | Title | Description |
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