JPH04114592A

JPH04114592A - 時間軸変動補正回路

Info

Publication number: JPH04114592A
Application number: JP2234735A
Authority: JP
Inventors: Hiroshi Hikima; 引間　洋
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1990-09-05
Filing date: 1990-09-05
Publication date: 1992-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、たとえばレーザディスク（ＬＤ）の再生時に
おける偏心速度エラー等を補正する時間軸変動補正回路
に関する。

（従来の技術）たとえば、レーザディスクの情報は、そのビットにより
回折され、反射して戻ってくる変調を受けたレーザビー
ムを０ＥＩＣ（光電子集積回路）で光電変換することに
より電気信号として得られる。

この電気信号には、周波数偏移幅１．７ＭＨ２のＦＭ変
調された映像信号及び中心周波数２．３ＭＨ２と２．８
　ＭＨ２１周波数偏移幅±１００　ＫＨ２（７）ＦＭ変
調された２種の音声信号が含まれている。レーザディス
クより得られた再生ビデオ信号は、ディスク再生位百に
よる空間周波数特性の変動がＦＭコレクタにより補正さ
れ、帯域３．５Ｍ〜１５Ｍ　Ｈ２のバンドパスフィルタ
で映像ＦＭＩＩＩ送波だけが分離された後、ＦＭ復調器
で映像信号に１ｊｉ調される。

ところで、レーザディスクの再生時における偏心速度エ
ラー等の補正は、たとえば第８図に示す時間軸変動補正
回路によって行われている。

つまり、レーザディスクから読取られた再生ビデオ信号
は、ゲート回路ｌ及び位相比較器２を経てサンプルホー
ルド回路３に取込まれる。このとき、同期分離回路４に
よって再生ビデオ信号からカラーパーストゲート信号が
抽出され、これもすンブルホールド回路３に制御信号と
して取込まれる。

そして、サンプルホールド回路３は、位相比較器２の出
力であるカラーバーストと参照信号ｆｓｃとのエラー電
圧をホールドする。サンプルホールド回路３を経た信号
は、イコライザ５を経てＶＣＯ（電圧制御発振器）６に
与えられる。これにより、ＶＣＯ６は自ら発振すべき周
波数がコントロールされる。

ｖｃｏｅの出力がシンクジェネレータフに与えられると
、シンクジェネレータ７は時間軸の変動の補正処理等を
行うための各種のドライブ信号を出力する。

このとき、シンクジェネレータ７からの信号ｒＳＣは、
ＰＬＬループによって位相比較器２にフィードバックさ
れるため、常に入力される再生ビデオ信号の位相に同期
したものとされる。ここで、ドライブ信号には、水平同
期及び垂直同期信号が含まれている。

（発明が解決しようとする課題）ところで、たとえば第９図に示すように、速度エラー成
分を含むビデオ信号のカラーバーストに同期したクロッ
クをＰＬＬループによって生成する場合、垂直ブランキ
ング区間内にカラーバーストブランキング区間があるこ
とを考慮する必要がある。このため、一般にカラーバー
ストブランキング区間の直前のエラー電圧がホールドさ
れるようになっており、この場合には実際の速度エラー
成分のためにブランキング直後のＰＬＬ引込みにおいて
、残留オフセットが２．３回のごとく発生してしまう。

この結果、過度的な振動がおきて弓込み時間が置引いて
しまうことになる。

また、たとえば第１０図に示すように、垂直ブランキン
グ区間に外部信号としてＰＣＭの音声が重畳された場合
、ＰＬＬ用のカラーバースト信号が無くなり、代わって
ＰＬＬ用のラン・イン信号等が付加される。この場合で
も、残留オフセット電圧が大きいため、ＰＬＬのリンキ
ングが映像区間まで入り込み、クロックとして成立しな
いことがある。更に、ＰＬＬ用のラン・イン信号を付加
することによって、垂直ブランキング区間での利用率が
低下してしまう。

この結果、前者及び後者共に、ＰＬＬの引込み時におい
て、残留オフセット電圧が高くなってしまう。

このように、残留オフセット電圧が窩（なってしまった
場合には、再生画像にジッタが生じてしまう。

本発明は、このような事情に対処して成されたもので、
ＰＬＬの引込み時における残留オフセット電圧を小さく
することができる時間軸変動補正回路を提供することを
目的とする。

（課題を解決するための手段）本発明の時間軸変動補正回路は、上記目的を達成するた
めに、再生信号の位相に同期したクロックを生成する同
期クロック生成手段と、垂直ブランキング直前のエラー
信号を積分するエラー信号積分手段と、垂直ブランキン
グ期間中における前記エラー信号積分手段からの積分結
果を前記同期クロック生成手段に付加する積分結果付加
手段とを具備することを特徴とする。

（作　　　用）本発明の時間軸変動補正回路では、同期クロック生成手
段が再生信号の位相に同期したクロックを生成すると、
エラー信号積分手段が垂直ブランキング直前のエラー信
号を積分し、積分結果付加手段が垂直ブランキング期間
中におけるエラー信号積分手段からの積分結果を同期ク
ロック生成手段に付加する。

つまり、たとえば垂直ブランキング区間の直前のＩＨ内
で発生したディスクの回転の速度エラーをサンプリング
してその絶対値と極性を判定する。

そして、それらに基づき垂直ブランキング区間分を積分
すると、等価な電圧が得られる。これをＰＬＬルーズの
エラー電圧に付加（このとき、垂直ブランキング内はホ
ールドモードになっている）することにより垂直ブラン
キング直後のＰＬＬの引込みを容易にすることができる
。

また、垂直ブランキング内に音声等のディジタルデータ
が挿入された場合は、ＰＬＬ用のラン・イン信号に引込
みやすくなるために、その直後の映像区間の始めから安
定したクロックを得ることができる。更に、ＰＬＬ用の
ラン・イン信号の期間を短くすることもできるので、垂
直ブランキング区間を有効に使えることも可能となる。

（実　施　例）以下、本発明の実施例の詳細を図面に基づいて説明する
。

第１図は、本発明の時間軸変動補正回路の一実施例を示
すものである。

同図に示すように、時間軸変動補正回路には、ゲート回
路１０１位相比較器１１、サンプルホールド回路１２、
イコライザ１３、ＶＣＯ（電圧制御発振器）１４、シン
クジェネレータＩ５が備えられている。また、時間軸変
動補正回路には、ｌ／４分周器１６．８０度位相検出回
路１７、ロック検出器１８、同期分離回路１９、インヒ
ビター２０、速度エラー検出回路２１、両極性積分回路
２２、ロジック回路２３、切換え回路２４が備えられて
いる。

ゲート回路ＩＯは、再生ビデオ信号からのカラーバース
ト信号を抜出する。

位相比較器ｌｌは、ゲート回路１０によって抜出された
カラーバースト信号の位相とシンクジェネレータ１５か
ら１／４分周器１６を介してフィードバックされる参照
信号の位相とを比較する。

サンプルホールド回路１２は、位相比較器１１からのエ
ラー電圧をホールドする。

イコライザ１３は、エラー電圧を平滑する働きを行う。

ＶＣＯ１４は、イコライザ１３によって平滑された電圧
により制御された周波数で発振する。

シンクジェネレータ１５は、通常用いられているＴＶ同
期信号発生器であり、たとえば１４．３１８ＭＨ２のク
ロックを入力すると、ＨＳ＆ｎＣＮ　ＨＤ　ｓ　ＶＤｌ
ＢＬ等のドライブ信号を出力する。

なお、外部同期モードの際には、再生カラーバーストに
ロックした１４．３１８Ｍ　ＨＺが出力される。

また、再生ビデオ信号から同期分離したＨＤ、ＶＤ信号
が入力されると、再生ビデオ信号にロックしたｆ　ｓｃ
ｓ　Ｈｓｙｎｃｓ　Ｖ　Ｄ等の信号が出力される。

１／４分周器Ｉ６は、シンクジェネレータＩ５からの基
準クロック信号を１７４に分周する。

９０度位相検出回路１７は、９０度毎に位相のずれを検
出する。

ロック検出器１８は、たとえば第２図に示すような動作
を行う。

つまり、ここでの位相比較器１１には正弦波比較型のも
のを用いることを前提としており、この位相比較器１１
からの出力は、ロック時において第２図■のように再生
カラーバーストとＶＣＯＩ４からのｆｓｃとが９０度づ
れた状態となる。

したがって、位相９０度をもってロックしたときの誤差
電圧は零になる。

また、ロック検出器Ｉ８には、９０度遅れたｆＢＣが再
生カラーバーストと位相比較されるため、位相比較器１
１からの出力は、負の最大値を出力する（第２図■）。

この負電圧を適当なしきい値テ＝＋ンパレートすると、
ロック／アンロック信号が得られる。

同期分離回路１９は、再生ビデオ信号から水平（Ｈ）及
び垂直（Ｖ）同期信号を分離する。

インヒビター２０は、カラーバースト・ブランキング区
間において速度エラー検出回路２１の動作を停止させる
。

速度エラー検出回路２１は、インヒビター２０によって
動作停止されている間に速度エラー電圧をホールドする
。

両極性積分回路２２は、たとえば垂直ブランキング区間
の直前のＩＨ内で発生したディスクの回転の速度エラー
をサンプリングしてその絶対値と極性を判定し、それら
に基づき垂直ブランキング区間分を積分する。

ロジック回路２３は、カラーバーストがロック状態にお
いて、再生カラーバーストの垂直同期信号の頭からエラ
ー電圧積分区間を経て得られた電圧を切換え回路２４で
切換えるための輻パルスを生成する。

切換え回路２４は、通常のカラーバーストがある場合、
■側に切換えられる。

第３図（ａ）は、速度エラー検出回路２１の詳細を示す
もので、たとえば第４図（ａ）の■に示すように１５．
７５　ＫＨ２の周波数を′！＆準発振器２１ａが発振す
ると、のこぎり波発生回路２１ｂがたとえば第４図（ａ
）の■に示すのこぎり波を出力する。次いで、サンプル
ホールド回路２１ｃがそののこぎり波及びエツジ検出回
路２１ｄからの検出結果を取込んだ後、速度エラー信号
を出力する。

なお、速度エラー検出回路２１の構成に関しては、たと
えば第３図（ｂ）のようにしてもよい。

つまり、波形成形回路２１ｅによって波形成形された第
４図（ｂ）のＰＢ、Ｈ■に基づいて、立上がり検出回路
２１ｆがのこぎり波Ｉノセットパルス■を出力すると、
のこぎり波発生回路２１ｂがのこぎり波■を出力する。

また、立下がり検出回路２１ｇがそのＰＢ、Ｈ■に基づ
いて、のこぎり波電圧サンプルパルス■を出力すると、
サンプルホールド回路２１ｃがそののこぎり波■及びの
こぎり波電圧サンプルパルス■に基づいて速度エラー信
号を出力する。

第５図は、シンクジェネレータ１５の詳細を示すもので
、４ｆｓｃが入力されると、分周器１５ａによって１／
４５５に分周され、更に分周器１５ｂによって１１５２
５に分周された後、垂直同期信号が得られる。一方、水
平同期信号は、分周器１５ｃによって１／２に分周され
た後に得られる。

次に、第６図を用いて、上述した構成の時間軸変動補正
回路の動作について説明する。

まず、たとえばレーザディスクから読取られた再生ビデ
オ信号がゲート回路ＩＯに取込まれると、ゲート回路Ｉ
Ｏによってカラーバースト信号が抜出される。ゲート回
ｍｔｏからのカラーバースト信号が位相比較器１１に入
力されると、位相比較器１１はそのカラーバースト信号
とシンクジェネレータ１５から１／４分周器１６を介し
てフィードバックされる参照信号の位相とを比較する。

位相比較器１１からのエラー電圧がサンプルホールド回
路１２によってホールドされると、イコライザ１３がそ
のエラー電圧を平滑する。このとき、イコライザ１３に
は、ロック検出器１８からの検出結果が取込まれる。

ここで、ロック検出器１８は、たとえば第２図に示すよ
うな動作を行う。

つまり、ここでの位相比較器１１には正弦波比較型のも
のを用いることを前提としており、この位相比較器ＩＩ
からの出力は、ロック時において第２図■のように再生
カラーバーストとシンクジェネレータ１５からのｆｓｃ
とが９０度づれた状態となる。

また、ロック検出器１８には、９０度遅れたｒＳＣが再
生カラーバーストと位相比較されるため、位相比較器１
１からの出力は、負の最大値を出力する（第２図■）。

この負電圧を適当なしきい値でコンパレートすると、ロ
ック／アシロツタ信号が得られる。

ここで、ロックした状態は、次の通りである。

■・・・シンクジェネレータ１５より出力されるｆｓｃ
は、再生カラーバーストに位相ロックしている。

■・・・水平、垂直のシンク位相がロックしている。

■・・・■、■より再生ビデオ信号をＡ／Ｄ変換処理し
たりタイミング信号の作成に使用することができる。

また、ロックしない状態は、次の通りである。

■・・・■、■が成立せす゛Ａ／Ｄクロックが流れたり
正確な再生ビデオ信号のタイミングがシステムで使用不
可能となる。

ここで、ロック検出の目的は、ＰＬＬの引込み範囲を広
くすると、整定時間は短くなるが、再生カラーバースト
のジッタを抑圧する置が減る。ＰＬＬのループフィルタ
帯域を狭く、高ゲインにすればｆｓｃのジッタ量は再生
カラーバーストのジッタに対してかなり抑圧されること
になる。

しかし、前者及び後者を同時に満たすことは相反するた
めにループフィルタ（イコライザ１３）の特性を引込み
時は高鼾域、ロック後は狭帯域においてそれぞれ高ゲイ
ンに切換えている。

イコライザ１３によって平滑されたエラー信号は、ＶＣ
Ｏ１４の発振周波数を制御する。制御された周波数は、
シンクジェネレータＩ５に与えられる。

このとき、ＶＣＯ１４の入力側には、切換え回路２４を
介して速度エラー検出回路２１の検出結果に基づいた両
極性積分回路２２の積分結果が付加される。

つまり、両極性積分回路２２の働きは、たとえば垂直ブ
ランキング区間の直前のＩＨ内で発生したディスクの回
転の速度エラーをサンプリングしてその絶対値と極性を
判定する。そして、それらに基づき垂直ブランキング区
間性を積分すると、その区間内のエラー電圧に等価な電
圧が得られる。

これをＰＬＬループのエラー電圧に付加（このとき、垂
直ブランキング内はホールドモードになっている）する
ことにより垂直ブランキング直後のＰＬＬの引込みが容
易となる。

このように、本実施例においては、垂直ブランキング区
間の直前のＩＨ内で発生したディスクの回転の速度エラ
ーをサンプリングしてその絶対値と極性を判定する。そ
して、それらに基づき垂直ブランキング区間性を積分す
ると、等価な電圧が得られるため、これをＰＬＬループ
のエラー電圧に付加（このとき、垂直ブランキング内は
ホールドモードになっている）するようにした。この結
果、残留オフセット電圧を小さくすることができ、これ
により再生１ｉ！１ｉ（ｌのジッタを防止することがで
きる。

また、垂直ブランキング内に音声等のディジタルデータ
が挿入された場合は、ＰＬＬ用のラン・イン信号に引込
みやすくなるために、その直後の映像区間の始めから安
定したクロックを得ることができる。更に、ＰＬＬ用の
ラン−イン信号の期間を短くすることもできるので、垂
直ブランキング区間を有効に使えることも可能となる。

なお、たとえば第７図に示すように、垂直ブランキング
直前の複数ラインの平均速度エラー又は偏心加速度成分
をＩＨ速度エラーの代わりに用いることも可能であり、
速度エラーカーブの変曲点付近でも精度よく補正するこ
ともできる。

（発明の効果）以上説明したように、本発明の時間軸変動補正回路によ
れば、垂直ブランキング区間の直前のｌＨ内で発生した
ディスクの回転の速度エラーをサンプリングしてその絶
対価と極性を判定し、それらに基づき垂直ブランキング
区間性を積分して等価な電圧を得、これをＰＬＬループ
のエラー電圧に付加（このとき、垂直ブランキング内は
ホールドモードになっている）するようにした。

この結果、ＰＬＬの引込み時における残留オフセット電
圧を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の時間軸変動補正回路の一実施例を示す
ブロック図、第２図は、第１図におけるマルチプライヤ
によるリニア系の波形の一例を示す図、第３図（ａ）は
第１図の速度エラー検出回路の詳細を示すブロック図、
第４図（ａ）は第３図（ａ）の速度エラー検出回路にお
ける出力波形を示す図、第３図（ｂ）は第３図（ａ）の
速度エラー検出回路の構成を変えた場合の他の例を示す
ブロック図、第４図（ｂ）は第３図（ｂ）の速度エラー
検出回路における出力波形を示す図、第５図は第１図の
シンクジェネレータの詳細を示すブロック図、第６図は
第１図の時間軸変動補正回路の動作を説明するための図
、第７図は本発明における他の応用例を説明するための
図、第８図は従来の時間軸変動補正回路の一例を示すブ
ロック図、第９図及び第１Ｏ図は第８図の時間軸変動補
正回路の動作を説明するための図である。１０・・・ゲート回路、ｌｌ・・・位相比較器、１２・
・・サンプルホールド回路、１３・・・イコライザ、１
４・・・ｖｃｏ　ｃ電圧制御発振器）、１５・・・シン
クジェネレータ、１６・・・１／４分周器、１７・・・
９０度位相検出回路、１８・・・ロック検出器、１９・
・・同期分離回路、２０・・・インヒビター、２１・・
・速度エラー検出回路、２２・・・両極性積分回路、２
３・・・ロジック回路、２４・・・切換え回路。

Claims

【特許請求の範囲】

（１）再生信号の位相に同期したクロックを生成する同
期クロック生成手段と、垂直ブランキング直前のエラー
信号を積分するエラー信号積分手段と、垂直ブランキン
グ期間中における前記エラー信号積分手段からの積分結
果を前記同期クロック生成手段に付加する積分結果付加
手段とを具備することを特徴とする時間軸変動補正回路
。