JPH0411389A - Semiconductor memory device - Google Patents
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- JPH0411389A JPH0411389A JP2112408A JP11240890A JPH0411389A JP H0411389 A JPH0411389 A JP H0411389A JP 2112408 A JP2112408 A JP 2112408A JP 11240890 A JP11240890 A JP 11240890A JP H0411389 A JPH0411389 A JP H0411389A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関し、特に、データ入力初
段回路を制御するための外部制御信号−５（メモリの選
択信号）、ＷＥ（、書き込み許可信号）、−σＥ（読み
出し許可信号）の遅延信号または逆相信号の論理により
構成される入力初段制御回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and in particular, external control signals -5 (memory selection signal), WE (, write permission The present invention relates to an input first-stage control circuit configured by the logic of delayed signals or anti-phase signals of -σE (read permission signal) and −σE (read permission signal).
［従来の技術］
従来、データ入力とデータ出力を共有するいわゆるＩ１
０コモンの半導体メモリ装置のデータ入力初段回路及び
データ出力回路部は第４図に示すようになっている。■
はデータ入力初段回路てあリ、入出力信号（Ｉｌｏ）を
ゲート入力とする２ＭＯ５）ランジスタＱ１及びＮＭＯ
５）ランジスタＱ４と、信号−Ｃ５’ （外部信号ｒ
丁の遅延信号）をゲート入力とするＰＭＯ９）ランジス
タＱ２及びＮＭＯ５）ランジスタＱ３から構成される。[Prior art] Conventionally, so-called I1 that shares data input and data output
The data input first stage circuit and data output circuit section of the 0 common semiconductor memory device are shown in FIG. ■
is the data input first stage circuit, and the input/output signal (Ilo) is the gate input of the 2MO5) transistor Q1 and NMO.
5) Transistor Q4 and signal -C5' (external signal r
It is composed of a PMO9) transistor Q2 and an NMO5) transistor Q3, each of which receives a delayed signal of 1) as a gate input.
■はデータ出力回路部であり、ＮＡＮＤ回路４１、イン
バータ回路４２、ＮＯＲ回路４３．２ＭＯ５）ランジス
タＱ５及びＮＭＯ９）ランジスタＱ６から構成される。2 is a data output circuit section, which is composed of a NAND circuit 41, an inverter circuit 42, a NOR circuit 43.2 MO5) transistor Q5 and NMO9) transistor Q6.
また、信号ＲＢはメモリセル（図示していない）からの
読み出し信号であり、信号ＤＯＥはデータ出力制御信号
であり外部信号ｃｓ、ｍ。Further, signal RB is a read signal from a memory cell (not shown), signal DOE is a data output control signal, and external signals cs, m.
ＯＥの各遅延信号の論理信号である（テ茗がハイレベル
時、Ｗ丁がロウレベル時、“σ丁“及びＷ丁がハイレベ
ル時の３状態の時のみロウレベルとなる信号である）。This is a logic signal of each delayed signal of OE (a signal that becomes low level only in three states: when Temei is at high level, when W-cho is at low level, and when "σ-cho" and W-cho are at high level).
また、半導体メモリ装置の動作状態には、例えは下表に
示すような４通りの状態がある。Further, there are four operating states of the semiconductor memory device, as shown in the table below, for example.
（以下、余白） 次に４通りの状態時の動作についてそれぞれ説明する。(Hereafter, margin) Next, operations in four different states will be explained.
まず外部信号テ茗（図示していない）がロウレベル、外
部信号ＷＥ （図示していない）がハイレベル、外部信
号５丁（図示していない）がロウレベルの場合（半導体
メモリ装置が読み出し状態）について考える。データ出
力回路部■において、外部信号Ｃ５，”ｖＶＥ、 Ｏ
πかそれぞれコウレベル、ハイレベル、ロウレベルなの
で、信号ＤＯＥはハイレベルとなり、ＮＡＮＤ回路４１
の出力は信号ＲＢのレベルにより決定する。また信号Ｄ
ＯＥはインバータ４２によりレベルか反転されＮＯＲ回
路４３へ入力されるので、ＮＯＲ回路４３の出力も信号
ＲＢのレベルにより決定する。これにより信号ＲＢのレ
ベルによりＰＭＯ３）ランジスタＱ５．ＮＭＯ５）ラン
ジスタＱ６のどちらか一方が導通状態となり読み出しデ
ータが入出力信号線（Ｉｌｏ）に現れる。また、データ
入力初段回路■においては信号Ｕ■” （外部信号■の
遅延信号）がロウレベルとなるので、信号ｒ図′をゲー
ト入力とする２ＭＯ５）ランジスタＱ２か導通状態とな
り、データ入力初段回路１はインバータ回路として機能
する。First, when the external signal TE (not shown) is at low level, the external signal WE (not shown) is at high level, and the external signal 5 (not shown) is at low level (the semiconductor memory device is in the read state). think. In the data output circuit section ■, the external signal C5, "vVE, O
Since π is at low level, high level, and low level, the signal DOE becomes high level, and the NAND circuit 41
The output of is determined by the level of signal RB. Also signal D
Since the level of OE is inverted by the inverter 42 and input to the NOR circuit 43, the output of the NOR circuit 43 is also determined by the level of the signal RB. As a result, depending on the level of signal RB, PMO3) transistor Q5. NMO5) Either one of the transistors Q6 becomes conductive and read data appears on the input/output signal line (Ilo). In addition, in the data input first stage circuit (2), the signal U (delayed signal of the external signal (2)) becomes low level, so the transistor Q2 (2MO5) whose gate input is the signal r' becomes conductive, and the data input first stage circuit 1 functions as an inverter circuit.
次に外部信号−ひ３−がロウレベル、外部信号Ｗτ〜が
ロウレベルの場合、半導体メモリ装置が書き込み状態に
ついて考える。データ出力回路Ｈにおいて、外部信号Ｖ
丁がロウレベルなので信号ＤＯＥはロウレベルとなり、
ＮＡＮＤ回路４１の出力は信号ＲＢのレベルにかかわら
ずハイレベルとなり、ＮＯＲ回路４３の出力も信号ＲＢ
のレベルにかかわらずロウレ・′スルとなる。これによ
り出力トランジスタであるＰ ＭＯＳトランジスタＱ５
及びＮ Ｍ ＯＳトランジスタＱ６は非導通状態、すな
わちハイインピーダンス状態となる。したがって入出力
信号線（Ｉｌｏ）にはデータ入力信号（外部信号）だけ
が与えられる。また、データ入力初段回路Ｊにおいては
、信号で■“ （外部信号ＵＳの遅延信号）がロウレベ
ルなので信号で１′をゲート入力とするＰＭＯ３）ラン
ジスタＱ２が導通状態となり、データ入力初段回路■は
インバータ回路として機能し、入出力信号線（Ｉｌｏ）
に与えられたデータ入力信号（外部信号）を次段へ伝達
する。Next, consider the write state of the semiconductor memory device when the external signal -hi3- is at a low level and the external signal Wτ~ is at a low level. In data output circuit H, external signal V
Since DOE is at low level, signal DOE is at low level,
The output of the NAND circuit 41 is at a high level regardless of the level of the signal RB, and the output of the NOR circuit 43 is also at a high level regardless of the level of the signal RB.
Regardless of the level of As a result, the PMOS transistor Q5 which is the output transistor
And the NMOS transistor Q6 becomes non-conductive, that is, becomes a high impedance state. Therefore, only the data input signal (external signal) is applied to the input/output signal line (Ilo). In addition, in the data input first stage circuit J, since the signal ■" (delayed signal of the external signal US) is low level, the PMO3) transistor Q2 whose gate input is 1' becomes conductive, and the data input first stage circuit J is connected to the inverter. Functions as a circuit, input/output signal line (Ilo)
The data input signal (external signal) given to the stage is transmitted to the next stage.
次に、外部信号丁Ｋかハイレベルの場合（半導体メモリ
装置が非選択状態）について考える。データ出力回路部
■において、外部信号「ミかハイレベルなので信号ＤＯ
Ｅはロウレベルとなり、ＮＡＮＤ回路４１の出力は信号
ＲＢのレベルにかかわらずハイレベルとなり、ＮＯＲ回
路４３の出力も信号ＲＢのレベルにかかわらずロウレベ
ルとなる。これにより出力トランジスタであるＰＭＯＳ
トランジスタＱ５及びＮＭＯ５）ランジスタｑ６は非導
通状態となり、入出力信号線（Ｉｌｏ）はハイインピー
ダンス状態となる。また、データ入力初段回路Ｉにおい
てごよ、信号でＳ’ （外部信号でＫの遅延信号）は
ハイしベルなので、信号ｒＳ′をケート入力とするＮＭ
Ｏ３）ランジスタＱ３が導通状態となりデータ入力初段
回路工の出力は入出力信号線（Ｉｌｏ）のレベルにかか
わらずロウレベルとなる。また、信号“σ３−゛をゲー
ト入力とするＰＭＯ５）ランジスタＱ２が非導通状態ど
なることによりデータ入力初段回路工に流れる貫通電流
を遮断する。Next, consider the case where the external signal K is at a high level (the semiconductor memory device is in a non-selected state). In the data output circuit section ■, the external signal "MI" is at high level, so the signal DO is
E becomes a low level, the output of the NAND circuit 41 becomes a high level regardless of the level of the signal RB, and the output of the NOR circuit 43 also becomes a low level regardless of the level of the signal RB. This allows the output transistor, PMOS
The transistor Q5 and the transistor q6 (NMO5) become non-conductive, and the input/output signal line (Ilo) becomes a high impedance state. In addition, in the data input first stage circuit I, the signal S' (delayed signal of K as an external signal) is high and the signal is high, so the NM that uses the signal rS' as the gate input
O3) The transistor Q3 becomes conductive, and the output of the data input first stage circuit becomes low level regardless of the level of the input/output signal line (Ilo). Furthermore, the PMO transistor Q2, which receives the signal "σ3-" as its gate input, becomes non-conductive, thereby cutting off the through current flowing through the data input first stage circuitry.
次に、外部信号て■がロウレベル、外部信号Ｗπがハイ
レベル、外部信号“σ丁−がハイレベルの場合（出力デ
ィスエーブル状態）について考える。Next, a case will be considered in which the external signal TE is at a low level, the external signal Wπ is at a high level, and the external signal σ is at a high level (output disabled state).
データ出力回路部Ｈにおいて、外部信号ＷＥ及び５丁が
ハイレベルなので、信号ＤＯＥはロウレベルとなりＮＡ
ＮＤ回路４１の出力は信号ＲＢのレベルにかかわらずハ
イレベルとなり、ＮＯＲ回路４３の出力も信号ＲＢのレ
ベルにかかわらずロウレＪ＼ルとなる。これにより出力
トランジスタであるＰＭＯ５）ランシスタＱ５及びＮＭ
Ｏ５）ランジスタＱ６は非導通状態となり、入出力信号
線（Ｉｌｏ）はハイインピーダンス状態となる。またデ
ータ入力初段回路Ｉにおいては、信号でＥ゛ （外部信
号で否の遅延信号）はロウレベルなので信号て否′をゲ
ート入力とするＰＭＯ５）ランジスタＱ２が導通状態と
なりデータ入力初段回路■はインバータ回路として機能
する。In the data output circuit section H, since the external signals WE and 5 are at high level, the signal DOE is at low level and NA
The output of the ND circuit 41 is high regardless of the level of the signal RB, and the output of the NOR circuit 43 is also low regardless of the level of the signal RB. This results in the output transistors PMO5) run transistors Q5 and NM
O5) The transistor Q6 becomes non-conductive, and the input/output signal line (Ilo) becomes a high impedance state. In addition, in the data input first stage circuit I, the signal E゛ (external signal, delayed signal of negative) is at a low level, so the PMO5) transistor Q2, which uses the signal E゛ as a gate input, becomes conductive, and the data input first stage circuit ■ is an inverter circuit. functions as
口発明が解決しようとする課題］
この従来の半導体メモリ装置では、データ入力初段回路
■において、半導体メモリ装置が非選択状態時に貫通電
流を遮断するため、信号てｌ“ （外部信号］）とのみ
論理を構成してトランジスタＱ２を非導通状態としてい
るため、半導体メモリ装置が読み出し状態時または出力
ディセーフル状態時において、データ入力初段回路に貫
通電流かなかれ、特に半導体メモリ装置か８，９．１６
ヒツト入出力のように多ヒツトになると消費電流か増大
するという開扉点があった。[Problems to be Solved by the Invention] In this conventional semiconductor memory device, in order to cut off the through current when the semiconductor memory device is in a non-selected state in the data input first stage circuit Since the logic is configured to make transistor Q2 non-conductive, when the semiconductor memory device is in a read state or an output disabled state, a through current is generated in the data input first stage circuit, and especially in the semiconductor memory device.8,9.16
As with hit input/output, when there are many hits, the current consumption increases.
［課題を解決するための手段］
本発明の半導体メモリ装置は、データ入力初段回路を制
御するための外部信号Ｃ３，ＷＥ、 ■遅延信号または
逆相信号の論理により構成される入力初段制御回路を備
えている。[Means for Solving the Problems] The semiconductor memory device of the present invention includes an input first stage control circuit configured by the logic of external signals C3 and WE for controlling the data input first stage circuit, and a delay signal or a reverse phase signal. We are prepared.
［実施例コ 次に本発明について図面を参照して説明する。[Example code] Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の半導体メモ１）装置のデー
タ入力初段回路及びデータ出力回路部である。■はデー
タ入力初段回路であり、入出力信号（Ｉｌｏ）をゲート
入力とするＰＭＯ５）ランジスタＱ１及びＮＭＯ５）ラ
ンジスタＱ４と、ＣＯＷ丁信号をゲート入力とするＰＭ
Ｏ５）ランジスタＱ２及びＮＭＯ３）ランジスタＱ３か
ら構成される。FIG. 1 shows a data input first stage circuit and a data output circuit section of a semiconductor memory device according to an embodiment of the present invention. ■ is a data input first-stage circuit, which includes PMO5) transistor Q1 and NMO5) transistor Q4, which take the input/output signal (Ilo) as gate input, and PMMO5) transistor Q4, which takes the COW signal as gate input.
It consists of O5) transistor Q2 and NMO3) transistor Q3.
■はデータ出力回路部てあり、ＮＡＮＤ回路１３、イン
バータ回路１４、ＮＯＲ回路１５、Ｐ Ｍ ＯＳＳトラ
ンジスタ５及びＮＭＯ５）ランジスタＱ６から構成され
る。■は入力初段制御回路であり、信号−σ丁−′ （
外部信号■の遅延信号）及び信号Ｗτ゛ （外部信号Ｗ
丁−の遅延信号）を入力とするＮＡＮＤ回路１１と、Ｎ
ＡＮＤ回路］１の出力信号と信号ｃｓ’ ＜外部信号
で５の逆相信号）を入力とするＮＡＮＤ回路１２から構
成される。2 is a data output circuit section, which is composed of a NAND circuit 13, an inverter circuit 14, a NOR circuit 15, a PMOSS transistor 5, an NMO transistor Q6, and a NMO transistor Q6. ■ is the input first-stage control circuit, and the signal −σ ding−′ (
delay signal of external signal ■) and signal Wτ゛ (external signal W
A NAND circuit 11 which inputs the delayed signal of
AND circuit] It is composed of a NAND circuit 12 which receives an output signal of 1 and a signal cs'<an external signal with a negative phase of 5).
次に動作について説明する。まず外部信号ｒミがロウレ
ベル外部信号Ｗπがハイレベル、外部信号τ■がロウレ
ベルの場合（半導体メモリ装置が読み出し状態）につい
て考える。データ出力回路部■において、外部信号てＳ
、ＷＥ、ＯＥがそれぞれコウレベル、ハイレベル、ロウ
レベルなので信号ＤＯＥはハイレベルとなり、ＮＡＮＤ
回路１３の出力は信号ＲＢのしＪ＼ルにより決定する。Next, the operation will be explained. First, consider the case where the external signal rmi is at a low level, the external signal Wπ is at a high level, and the external signal τ■ is at a low level (the semiconductor memory device is in a read state). In the data output circuit section ■, the external signal
, WE, and OE are at low level, high level, and low level, respectively, so signal DOE becomes high level, and NAND
The output of the circuit 13 is determined by the signal RB.
また信号ＤＯＥはインバータ回路１４によりレベルか反
転されＮＯＲ回路】５へ入力されるのでＮ。Also, the level of the signal DOE is inverted by the inverter circuit 14 and input to the NOR circuit 5, so the signal is N.
Ｒ回路１５の出力も信号ＲＢのレベルにより決定する。The output of R circuit 15 is also determined by the level of signal RB.
これにより信号ＲＢのレベルによりＰ Ｎｉ ＯＳトラ
ンジスタ０．５． ＮＭＯＳ ）ランジスタＱ６のど
ちらか一方か導通状態となり、読み出しデータか入出力
信号線（Ｊｌｏ）に現れる。また、入力初段制御回路■
において、信号ＯＥ’ （外部信号てＴ−の遅延信号
）はロウレベルなのでＮＡＮＤ回路１１の出力は信号Ｗ
丁′ （外部信号Ｗ下の遅延信号）のレベルにかかわら
ずハイレベルとなる。As a result, depending on the level of the signal RB, the P Ni OS transistor 0.5. Either one of NMOS) transistors Q6 becomes conductive, and read data appears on the input/output signal line (Jlo). In addition, the input first stage control circuit■
Since the signal OE' (delayed signal of the external signal T-) is low level, the output of the NAND circuit 11 is the signal W.
It becomes high level regardless of the level of D' (delayed signal below external signal W).
信号Ｃ５’ （外部信号ｒ否の逆相信号）はハイレベ
ルとなるので、ＮＡＮＤ回路１２の入力は共にハイレベ
ルとなり、信号Ｃ０ＷＥはロウレベルとなる。これによ
り、データ入力初段回路Ｉにおいて、信号Ｃ０ＷＥをゲ
ート入力とするＰＭＯＳ ）ランジスタＱ２か導通状態
となりデータ入力初段回路Ｉはインバータ回路として機
能する。Since the signal C5' (a signal with the opposite phase of the external signal r or negative) is at a high level, both inputs of the NAND circuit 12 are at a high level, and the signal C0WE is at a low level. As a result, in the data input first stage circuit I, the PMOS transistor Q2 whose gate input is the signal C0WE becomes conductive, and the data input first stage circuit I functions as an inverter circuit.
次に、外部信号”Ｃ３−がロウレベル、外部信号Ｗ丁か
ロウレベルの場合（半導体メモリ装置が書き込み状態）
についで考える。データ出力回路部■において、外部信
号ＷＥがロウレベルなので信号ＤＯＥはロウレベルとな
り、ＮＡＮＤ回路１３の出力は信号ＲＢのレベルにかか
わらずハイレベルとなり、ＮＯＲ回路１５の出力も信号
ＲＢのレベルにかかわらずロウレベルになる。これごこ
より出力トランジスタであるＰＭＯ５Ｊ−ランジスタＱ
５及びＮＭＯＳ トランジスタＱ６は非導通状態となり
、入出力信号線（Ｉｌｏ）にはデータ入力信号（外部信
号）のみが与えられる。Next, when the external signal "C3-" is low level and the external signal W is low level (the semiconductor memory device is in the writing state)
Then I think about it. In the data output circuit section (2), since the external signal WE is at a low level, the signal DOE is at a low level, the output of the NAND circuit 13 is at a high level regardless of the level of the signal RB, and the output of the NOR circuit 15 is also at a low level regardless of the level of the signal RB. become. From this point on, the output transistor is PMO5J-ransistor Q.
5 and NMOS transistor Q6 are rendered non-conductive, and only a data input signal (external signal) is applied to the input/output signal line (Ilo).
また、入力初段制御回路■において信号Ｗ丁′（外部信
号ＷＥの遅延信号）はロウレベルなのて、ＮＡＮＤ回路
１１の出力は信号子π′ （外部信号τ丁の遅延信号）
のレベルにかかわらずハイレベルになる。信号Ｃ５’
（外部信号Ｃ８の逆相信号）はハイレベルとなるので
、ＮＡＮＤ回路１２の入力は共にハイレベルとなり、信
号Ｃ０ＷＥはロウレベルとなる。これにより、データ入
力初段回路Ｉにおいて、信号−ごて八ψπをゲート入力
とする２ＭＯ３）ランジスタＱ２か導通状態となり■の
データ入力初段回路はインバータ回路として機能し、入
出力信号線（Ｉｌｏ）に与えられたデータ入力信号（外
部信号）を次段へ伝達する。In addition, since the signal W' (delayed signal of the external signal WE) is at a low level in the input first-stage control circuit ■, the output of the NAND circuit 11 is the signal π' (delayed signal of the external signal τ)
Becomes a high level regardless of the level. Signal C5'
(the opposite phase signal of the external signal C8) is at a high level, so the inputs of the NAND circuit 12 are both at a high level, and the signal C0WE is at a low level. As a result, in the data input first stage circuit I, the 2MO3) transistor Q2 which receives the signal -8ψπ as the gate input becomes conductive, and the data input first stage circuit (■) functions as an inverter circuit, and the input/output signal line (Ilo) Transmits the given data input signal (external signal) to the next stage.
次とこ、外部信号−Ｃ３−がハイレベルの場合（半導体
メモリ装置か非選択状態）について考える。データ出力
回路部Ｈにおいて、外部信号テタかハイレベルなので信
号Ｄ ＯＥ ！、ｉ口ウレつレベなり、ＮＡＮＤ回路１
３の出力は信号ＲＢのし・′＼ルに係らずハイレベルと
なりＮＯＲ回路１５の出力信号ＲＢのレベルにかかわら
ずロウレベルとなる。これにより、出力トランジスタで
あるＰＭＯ５）ランジスタＱ５及びＮＭＯ５）ランジス
タＱ６は非導通状態となり、入出力信号線（１１０）は
ハイインピーダンス状態となる。また、入力初段制御回
路■においては、信号ｃｓ’ ＜外部信号て３の逆送
信号）はロウレベルなので、Ｎ Ａ Ｎ Ｄ回路１２の
出力信号Ｃ０ＷＥはＮＡＮＤ回路１１の出力にかかわら
ずハイレベルとなる。これにより、データ入力初段回路
工は信号丁子Ｗ丁をゲート入力とすＮＭＯ３）ランジス
タＱ３が導通状態となり、データ入力初段回路■の出力
は入出力信号線（Ｉｌｏ）のレベルにかかわらずロウレ
ベルとなる。また、信号ＣＯ〜ＶＥをゲート入力とする
ＰＭＯＳ ）ランジスタＱ２か非導通状態となることに
より■のデータ入力初段回路に流れる貫通電流を遮断す
る。Next, consider the case where the external signal -C3- is at a high level (semiconductor memory device is not selected). In the data output circuit section H, since the external signal TETA is at high level, the signal DOE! , i-mouth uretsu level, NAND circuit 1
The output of NOR circuit 15 is at a high level regardless of the level of the signal RB, and is at a low level regardless of the level of the output signal RB of the NOR circuit 15. As a result, the output transistors PMO5) transistor Q5 and NMO5) transistor Q6 become non-conductive, and the input/output signal line (110) becomes a high impedance state. In addition, in the input first-stage control circuit (2), the signal cs'<reverse transmission signal of external signal 3) is at a low level, so the output signal C0WE of the NAND circuit 12 is at a high level regardless of the output of the NAND circuit 11. . As a result, the data input first stage circuit inputs the signal clove W to the gate, and NMO3) transistor Q3 becomes conductive, and the output of the data input first stage circuit becomes low level regardless of the level of the input/output signal line (Ilo). . In addition, the PMOS transistor Q2 whose gate is input with the signals CO to VE becomes non-conductive, thereby cutting off the through current flowing to the data input first stage circuit (2).
次に、外部信号τ図がロウレベル、外部信号Ｗ丁かハイ
レｌ＼ル、外部信号σπがハイレベルの場合（出力ディ
スニーフル状態）について考える。Next, consider a case where the external signal τ is at a low level, the external signal W is at a high level, and the external signal σπ is at a high level (output disneyful state).
データ出力回路部■において、外部信号ｔ％’ Ｅ及び
°σ丁−がハイレベルなので信号ＤＯＥはロウレベルと
なり、ＮＡＮＤ回路１３の出力は信号ＲＢのレベルにか
かわらずハイレベルとなり、ＮＯＲ回路１５の出力も信
号ＲＢのレベルにかかわらずロウレベルとなる。これに
より、出力トランジスタであるＰＭＯ５）ランジスタＱ
５及びＮＭＯ５）ランジスタＱ６は非導通状態となり入
出力信号線（Ｉｌｏ）はハイインピーダンス状態となる
。また、入力初段制御回路■において、信号５丁′ （
外部信号４丁の遅延信号）及び信号ＷＥ’は共にハイレ
ベルであるのでＮＡＮＤ回路１１の出力はロウレベルと
なる。これにより、ＮＡＮＤ回路１２の出力である信号
Ｃ０ＷＥのレベルは信号ｃｓ’ ＜外部で３の逆送信
号）のしヘルにかからずハイレベルとなる。これにより
、データ入力初段口ｉＩにおいて、信号Ｃ０ＷＥをケー
ト入力とするＮ Ｍ ＯＳトランジスタＱ３か導通状態
となりデータ入力初段回路■の出力は入出力信号線（Ｉ
ｌｏ）のレベルにかかわらずロウレベルとなる。また、
二の時信号Ｃ０ＷＥをケート入力とするＰＭＯ５）ラン
シスタＱ２は非導通状態となることにより、データ入力
初段回路■に流れる貫通電流を遮断する。In the data output circuit section (■), since the external signals t%'E and °σ- are high level, the signal DOE is low level, the output of the NAND circuit 13 is high level regardless of the level of the signal RB, and the output of the NOR circuit 15 is is at low level regardless of the level of signal RB. As a result, the output transistor PMO5) transistor Q
5 and NMO5) transistor Q6 becomes non-conductive and the input/output signal line (Ilo) becomes high impedance. In addition, in the input first stage control circuit ■, the signal 5' (
Since the delayed signals of the four external signals) and the signal WE' are both at high level, the output of the NAND circuit 11 is at low level. As a result, the level of the signal C0WE, which is the output of the NAND circuit 12, becomes high level without being affected by the signal cs'<reverse transmission signal of 3 externally). As a result, at the data input first stage port iI, the NMOS transistor Q3, which receives the signal C0WE as the gate input, becomes conductive, and the output of the data input first stage circuit ■ is connected to the input/output signal line (I
It becomes a low level regardless of the level of (lo). Also,
At the time of 2, the PMO 5) run transistor Q2, which receives the signal C0WE as the gate input, becomes non-conductive, thereby cutting off the through current flowing to the data input first stage circuit (2).
以上説明したように、データ入力初段回路■において、
半導体メモリ装置が読み出し状態（外部信号ｃｓ、 ｗ
”’ｇ、 ｏπがそれぞれロウレベル、ハイレベル、
ロウレベル）、書き込み状態（外部信号Ｃ３，ＷＥが共
にロウレベル）、非選択状態（外部信号τ丁がハイレベ
ル）の時は従来例と同様であるが、半導体メモリ装置が
出力ディスニーフル状態（外部信号−Ｃ３，ＷＥ、−σ
丁−がそれぞれロウレベル、ハイレベル、ハイレベル）
の時にはトランジスタＱ２が非導通状態となってデータ
入力初段回路Ｉに流れる貫通電流を遮断することが可能
である。As explained above, in the data input first stage circuit ■,
The semiconductor memory device is in the read state (external signals cs, w
``'g and oπ are low level and high level, respectively.
low level), write state (external signals C3 and WE are both low level), and non-selection state (external signal -C3, WE, -σ
(low level, high level, high level respectively)
At this time, the transistor Q2 becomes non-conductive, and it is possible to cut off the through current flowing through the data input first stage circuit I.
第２図は本発明の他の一実施例にかかる入力初段制御回
路である。信号ＯＥ’ （外部信号゛σエニー逆相信
号）と信号ＷＥ’ （外部信号Ｗ丁の逆相信号）を入
力とするＮＯＲ回路２１と、ＮＯＲ回路２１の出力信号
と信号ｒ丁゛（外部信号］の遅延信号）を入力とするＮ
ＯＲ回路２２と、ＮＯＲ回路２２の出力信号と信号ＷＥ
’ （外部信号ＷＥの逆送信号）を入力とするＮＡＮ
Ｄ回路２３て構成されている。FIG. 2 shows an input first stage control circuit according to another embodiment of the present invention. A NOR circuit 21 inputs the signal OE' (external signal σany negative phase signal) and the signal WE' (negative phase signal of the external signal W), and the output signal of the NOR circuit 21 and the signal r ] with the input delay signal)
The output signals of the OR circuit 22 and the NOR circuit 22 and the signal WE
' (reverse transmission signal of external signal WE) as input
A D circuit 23 is configured.
本実施例は半導体メモリ装置が非選択状態時及び出力デ
ィスエーブル状態時だけでなく、読み出し状態時におい
ても入力初段回路に流れる貫通電流を遮断することを可
能とした点が第１実施例と異なる。すなわち、外部信号
］がロウレベル、外部信号Ｗτ−かハイレベル、外部信
号−σ丁−がロウレベルの場合（半導体メモリ装置か読
み出し状態）について考えると、信号ＷＥ’ （外部
信号Ｗ丁の逆送信号）はロウレベルとなるのでＮＡＮＤ
回路２３の出力信号Ｃ０ＷＥは、ＮＯＲ回路２２の出力
信号のレベルにかかわらずハイレベルとなり、第１図に
示したトランジスタＱ２を非導通状態としてデータ入力
初段回路Ｉに流れる貫通電流を遮断する。This embodiment differs from the first embodiment in that it is possible to cut off the through current flowing through the input first stage circuit not only when the semiconductor memory device is in the non-selected state and output disabled state, but also in the read state. . In other words, considering the case where the external signal Wτ- is low level, the external signal Wτ- is high level, and the external signal -σ is low level (semiconductor memory device or read state), the signal WE' (reverse transmission signal of the external signal W ) is low level, so NAND
The output signal C0WE of the circuit 23 becomes high level regardless of the level of the output signal of the NOR circuit 22, and makes the transistor Q2 shown in FIG. 1 non-conductive to cut off the through current flowing to the data input first stage circuit I.
また、外部信号でＳ、ＷＥか共にロウレノスルの場合（
半導体メモリ装置か書き込み状態）は、信号ＷＥ” （
外部信号り、Ｖ Ｅの逆相信号）かハイレベルどなるの
てＮＯＲ回路２１の出力はロウレベルとなりＮＯＲ回路
２２の出力は、ＮＯＲ回路２１の出力信号及び信号３丁
′（外部信号…の遅延信号）が共にロウレベルとなるの
で、ハイレベルとなる。さらにＮＡＮＤ回路２３の出力
信号亘てＷ丁は、ＮＯＲ回路２２の出力信号及び信号Ｗ
Ｅ′がともにハイレベルとなるのてロウレベルとなり、
データ入力初段回路Ｉはインバータ回路として機能する
ようになる。Also, if the external signal is S, WE or both Lourenosuru (
When the semiconductor memory device is in write state), the signal WE” (
When the external signal (reverse phase signal of ) are both low level, so they are high level. Furthermore, the output signal of the NAND circuit 23 is connected to the output signal of the NOR circuit 22 and the signal W.
Since both E' become high level, it becomes low level,
The data input first stage circuit I comes to function as an inverter circuit.
また、外部信号■がハイレベルの場合（半導体メモリ装
置か非選択状態）、信号で丁′はハイレベルとなるので
ＮＯＲ回路２２の出力はロウレベルとなとり、ＮＡＮＤ
回路２３の出力信号ででＷＥはハイレベルとなり、デー
タ入力初段回路■に流れる貫通電流を遮断する。Furthermore, when the external signal ■ is at a high level (semiconductor memory device is not selected), the signal D' is at a high level, so the output of the NOR circuit 22 is at a low level, and the NAND
With the output signal of the circuit 23, WE becomes high level, cutting off the through current flowing through the data input first stage circuit (2).
また、外部信号］かロウレｌ＼ル、外部信号Ｗπ、ＯＥ
か共にハイレベルの場合（半導体メモリ装置か出力ディ
スニーフル状態）は、信号ＷＥ’かロウレベルとなるの
でＮＡＮＤ回賠２３の出力ｉＮ号ＣτＷ’Ｅ−はハイレ
ベルとなリデータ入力初段回路に流れる貫通電流を遮断
する。In addition, the external signal Wπ, OE
When both are at high level (semiconductor memory device or output disneyful state), signal WE' is at low level, so output signal iN of NAND circuit 23 CτW'E- is at high level. Cut off the current.
第３図は本発明のさらに他の一実施例にかかる入力初段
制御回路であり、本実施例は半導体メモリ装置に外部信
号πが無い場合の実施例である。FIG. 3 shows an input first stage control circuit according to yet another embodiment of the present invention, and this embodiment is an embodiment in which the semiconductor memory device does not receive an external signal π.
下表に外部信号τ丁が無い場合の半導体メモリ装置の動
作状態を示す。The table below shows the operating state of the semiconductor memory device when there is no external signal τ.
外部信号ＯＥが無い場合の半導体メモリ装置のモートは
読み出し状態、書き込み状態、非選択状態の３通りの状
態である。まず、外部信号−σ３−かロウレベル、外部
信号Ｗ丁−かハイレベルの場合（半導体メモリ装置が読
み出し状態）は、信号ＷＥ（外部信号ＷＥ−の逆相信号
）かロウレベルとなるので、ＮＡＮＤ回路３１の出力信
号Ｃ０ＷＥはハイレベルとなり、第１図に示したトラン
ジスタＱ２を非導通状態としてデータ入力初段回路Ｉに
流れる貫通電流を遮断する。When there is no external signal OE, the mote of the semiconductor memory device is in three states: a read state, a write state, and a non-selected state. First, when the external signal -σ3- is at a low level and the external signal W- is at a high level (the semiconductor memory device is in a read state), the signal WE (a signal with the opposite phase of the external signal WE-) is at a low level, so the NAND circuit The output signal C0WE of 31 becomes a high level, turning off the transistor Q2 shown in FIG. 1 and cutting off the through current flowing to the data input first stage circuit I.
また、外部信号−ご３”がロウレベル、外部信号Ｗπが
ロウレベルの場合（半導体メモリ装置が書き込み状態）
は、信号ＣＳ’ ＷＥ’が共にハイレベルとなるので
、Ｎ ＡＮ Ｄ回路３１の出力信号てＯＷＥはロウレベ
ルどなりデータ入力初段回路Ｉはインバータ回路として
機能する。Also, when the external signal -3'' is low level and the external signal Wπ is low level (semiconductor memory device is in write state)
Since both the signals CS' and WE' become high level, the output signal OWE of the NAND circuit 31 becomes low level, and the data input first stage circuit I functions as an inverter circuit.
また、外部信号３丁がハイレベルの場合（半導体メモリ
装置が非選択状態）は、信号Ｃ８′がロウレベルとなる
のでＮＡＮＤ回路３１の出力信号でＯＷＥ”はハイレベ
ルとなるのでデータ入力初段回路■に流れる貫通電流を
遮断する。Furthermore, when the three external signals are at high level (the semiconductor memory device is not selected), the signal C8' is at low level, and the output signal of the NAND circuit 31, OWE'', is at high level. Cuts off the through current flowing through the
［発明の効果］
以上説明したように本発明は、半導体メモリ装置が非選
択状態の時のみならず、読み出し状態更には出力ディス
エーブル状態においてもデータ入力初段回路に流れる余
分な貫通電流を遮断することがてき、特にこの種の半導
体メモリ装置が８゜９．１６ビツト入出力のように多ピ
ットになっても消費電流を著しく削減することが可能で
あるという効果を有する。[Effects of the Invention] As explained above, the present invention blocks excess through current flowing through the data input first stage circuit not only when the semiconductor memory device is in the non-selected state but also in the read state and even in the output disabled state. Especially, even if this type of semiconductor memory device has a large number of pits such as 8°9.16 bit input/output, the current consumption can be significantly reduced.
第１図は本発明の一実施例にかかるデータ入力初段回路
、データ出力回路部及び入力初段制御回路を示す回路図
、第２図は本発明の他の一実施例の入力初段制御回路を
示す回路図、第３図は本発明のさらに他の一実施例の入
力初段制御回路を示す回路図、第４図は従来例のデータ
入力初段回路。
データ出力回路部を示す回路図である。
ＱＬ Ｑ２．Ｑ５・・・・・・ＰＭＯ３）ランジスタ
、Ｑ２．Ｑ３．Ｑ４．Ｑ６ ・・・ＮＭＯ３）ランジス
タ、１１、 １２． １３゜
２３．３１．４１ ・・・・・・Ｎ Ａ Ｎ Ｄ回路
、１０．２１，２２．４３・・・・ＮＯＲ回路、■・・
・・・・・・・・・データ入力初段回路、■・・・・・
・・・・・・データ出力回路部、■・・・・・・・・・
・・入力初段制御回路。FIG. 1 is a circuit diagram showing a data input first stage circuit, a data output circuit section, and an input first stage control circuit according to an embodiment of the present invention, and FIG. 2 shows an input first stage control circuit according to another embodiment of the present invention. FIG. 3 is a circuit diagram showing an input first stage control circuit according to still another embodiment of the present invention, and FIG. 4 is a conventional data input first stage circuit. FIG. 3 is a circuit diagram showing a data output circuit section. QL Q2. Q5...PMO3) transistor, Q2. Q3. Q4. Q6...NMO3) transistor, 11, 12. 13゜23.31.41... N A N D circuit, 10.21, 22.43... NOR circuit, ■...
...... Data input first stage circuit, ■...
・・・・・・Data output circuit section,■・・・・・・・・・
...Input first stage control circuit.
Claims (3)
タを取り込む入力初段回路と、外部制御信号に基づいて
データ入出力線へデータを出力するデータ出力回路とを
備えた半導体メモリ装置において、外部制御信号に基づ
いて入力初段回路の電源電流経路を電気的に遮断させる
入力初段制御回路を備えたことを特徴とする半導体メモ
リ装置。(1) In a semiconductor memory device equipped with an input first stage circuit that takes in data from a data input/output line based on an external control signal, and a data output circuit that outputs data to the data input/output line based on an external control signal, A semiconductor memory device comprising an input first stage control circuit that electrically interrupts a power supply current path of the input first stage circuit based on a control signal.
み許可信号、読み出し許可信号であり、当該メモリの非
選択状態時、読み出し動作状態時、出力不可状態時に、
入力初段制御回路により入力初段回路の電源電流経路を
電気的に遮断させることを特徴とする請求項１に記載の
半導体メモリ装置。(2) The external control signals are a selection signal, a write permission signal, and a read permission signal for the memory, and when the memory is in a non-selected state, a read operation state, and an output disabled state,
2. The semiconductor memory device according to claim 1, wherein the first input stage control circuit electrically interrupts the power supply current path of the first input stage circuit.
み許可信号であり、当該メモリの非選択状態時、読み出
し動作状態時に、入力初段制御回路により入力初段回路
の電源電流経路を電気的に遮断させることを特徴とする
請求項１に記載の半導体メモリ装置。(3) The external control signal is a selection signal and a write permission signal for the memory, and when the memory is in a non-selected state or in a read operation state, the input first-stage control circuit electrically cuts off the power supply current path of the input first-stage circuit. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112408A JP3057710B2 (en) | 1990-04-27 | 1990-04-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112408A JP3057710B2 (en) | 1990-04-27 | 1990-04-27 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411389A true JPH0411389A (en) | 1992-01-16 |
| JP3057710B2 JP3057710B2 (en) | 2000-07-04 |
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ID=14585904
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112408A Expired - Fee Related JP3057710B2 (en) | 1990-04-27 | 1990-04-27 | Semiconductor memory device |
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| Country | Link |
|---|---|
| JP (1) | JP3057710B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177015A (en) * | 1993-12-17 | 1995-07-14 | Nec Corp | Power cut circuit for synchronous type semiconductor device |
| JPH0945086A (en) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | Input buffer circuit of semiconductor memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125291A (en) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Mos static type ram |
| JPS60103585A (en) * | 1983-11-11 | 1985-06-07 | Nec Corp | Cmos memory circuit |
-
1990
- 1990-04-27 JP JP2112408A patent/JP3057710B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125291A (en) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Mos static type ram |
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| JPH0945086A (en) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | Input buffer circuit of semiconductor memory |
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| Publication number | Publication date |
|---|---|
| JP3057710B2 (en) | 2000-07-04 |
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