JPH0411126B2 - - Google Patents
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- JPH0411126B2 JPH0411126B2 JP61014518A JP1451886A JPH0411126B2 JP H0411126 B2 JPH0411126 B2 JP H0411126B2 JP 61014518 A JP61014518 A JP 61014518A JP 1451886 A JP1451886 A JP 1451886A JP H0411126 B2 JPH0411126 B2 JP H0411126B2
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Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体リレー回路に関するものであ
り、さらに詳しくは、光結合によるアイソレーシ
ヨンを利用した半導体リレー回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a semiconductor relay circuit, and more particularly to a semiconductor relay circuit that utilizes isolation by optical coupling.
（背景技術）
従来、フオトカツプラとMOSFETとを組み合
わせた半導体リレー回路が提案されている。この
従来例にあつては、例えば、リレーの入力端子に
LEDを接続し、このLEDからの光をフオトダイ
オードアレイにて受光し、フオトダイオードアレ
イの両端に発生した電圧を、MOSFETのゲー
ト・ソース間に印加すると共に、MOSFETのソ
ース・ドレイン間をリレーの出力端子としていた
ものである。(Background Art) Conventionally, semiconductor relay circuits that combine a photocoupler and a MOSFET have been proposed. In this conventional example, for example, the input terminal of the relay
An LED is connected, the light from this LED is received by a photodiode array, and the voltage generated across the photodiode array is applied between the gate and source of the MOSFET, and a relay is applied between the source and drain of the MOSFET. It was used as an output terminal.
しかしながら、このような方式の半導体リレー
回路において、高速スイツチング特性を実現する
ためには、光信号が出力された時には、この光信
号を受けた受光素子に発生した電気信号にて、ス
イツチング素子の制御端子電圧を素早く上昇させ
ると共に、光信号が遮断された時には、スイツチ
ング素子の制御端子に蓄積されていた電荷を、速
やかに放電させて制御端子電圧を素早く降下させ
る必要があつた。このため、この種の半導体リレ
ー回路では、上記の動作を実現するために種々の
制御回路が付加されてきたが、回路構成が複雑で
高価なものとなつたり、逆に回路構成が簡単すぎ
て十分な効果を期待できないものが多かつた。 However, in order to achieve high-speed switching characteristics in this type of semiconductor relay circuit, when an optical signal is output, the switching element must be controlled by an electrical signal generated in the light receiving element that receives the optical signal. In addition to quickly increasing the terminal voltage, when the optical signal is interrupted, it is necessary to quickly discharge the charge accumulated in the control terminal of the switching element and quickly lower the control terminal voltage. For this reason, various control circuits have been added to this type of semiconductor relay circuit to achieve the above operations, but the circuit configuration has become complicated and expensive, or conversely, the circuit configuration has been too simple. There were many cases where we could not expect sufficient effects.
（発明の目的）
本発明は、上述のような点に鑑みてなされたも
のであり、その目的とするところは、スイツチン
グ素子の制御電圧の充放電を速やかに行なうため
の制御回路を供え、高速スイツチングを可能とし
た半導体リレー回路を簡単な回路構成で実現する
ことにある。(Object of the Invention) The present invention has been made in view of the above-mentioned points, and its object is to provide a control circuit for quickly charging and discharging the control voltage of a switching element, and to provide a high-speed switching device. The objective is to realize a semiconductor relay circuit that enables switching with a simple circuit configuration.
（発明の開示）
構成１
第１図は、本発明の基本構成を示す回路図であ
る。本発明に係る半導体リレー回路においては、
この第１図に示されるように、一対の入力端子
８，９と、前記入力端子８，９に接続された発光
素子１と、前記発光素子１の光信号を受けて、電
気信号を出力する受光素子２と、受光素子２の両
端に接続された第１の抵抗４と、前記受光素子２
の陽極に陽極が接続されたダイオード３と、前記
ダイオード３の陰極に接続されたＰチヤンネル
MOSFETと前記受光素子２の陰極に接続された
ＮチヤンネルMOSFETとを直列接続して成り、
前記受光素子２の陽極に前記Ｐチヤンネル
MOSFETのＮ型基板を接続し、前記受光素子２
の陰極に前記各MOSFETのゲート端子を接続さ
れたCMOSインバータ５と、前記受光素子２の
陰極と前記ＮチヤンネルMOSFETのＰ型基板と
の間に接続された第２の抵抗６と、前記CMOS
インバータ５における前記各MOSFETの直列接
続点と、前記受光素子２の陰極との間に制御端子
を接続され、制御端子間に印加される電圧に応じ
て通電端子間のインピーダンスが変化するスイツ
チング素子７と、スイツチング素子７の通電端子
に接続された一対の出力端子１０，１１とを備え
るものである。(Disclosure of the Invention) Configuration 1 FIG. 1 is a circuit diagram showing the basic configuration of the present invention. In the semiconductor relay circuit according to the present invention,
As shown in FIG. 1, a pair of input terminals 8 and 9, a light emitting element 1 connected to the input terminals 8 and 9, and receiving an optical signal from the light emitting element 1 output an electrical signal. A light receiving element 2, a first resistor 4 connected to both ends of the light receiving element 2, and the light receiving element 2.
a diode 3 whose anode is connected to the anode of the diode 3; and a P channel connected to the cathode of the diode 3.
A MOSFET and an N-channel MOSFET connected to the cathode of the light receiving element 2 are connected in series,
The P channel is connected to the anode of the light receiving element 2.
Connect the N-type substrate of the MOSFET to the photodetector 2.
a CMOS inverter 5 whose cathode is connected to the gate terminal of each MOSFET; a second resistor 6 connected between the cathode of the light receiving element 2 and the P-type substrate of the N-channel MOSFET;
A switching element 7 whose control terminal is connected between the series connection point of each MOSFET in the inverter 5 and the cathode of the light receiving element 2, and whose impedance between the current-carrying terminals changes depending on the voltage applied between the control terminals. and a pair of output terminals 10 and 11 connected to the energizing terminal of the switching element 7.
作用１
第１図の回路において、入力端子８，９間に、
図示された極性の電圧が印加されると、発光素子
１が光信号を出力する。受光素子２はこの光信号
を受けて電気信号を発生し、抵抗４の両端に電圧
信号を発生させる。この電圧はダイオード３を介
してCMOSインバータ５の両端に印加される。
CMOSインバータ５の入力端子、すなわち、
CMOSインバータ５を構成する前記各MOSFET
のゲート端子は、受光素子２の陰極に接続され
て、Ｌラベルになつているので、CMOSインバ
ータ５の出力端子、すなわち、CMOSインバー
タ５を構成する前記各MOSFETの直列接続点の
電圧はＨレベルになる。したがつて、受光素子２
の両端に発生した電荷は、スイツチング素子７の
制御端子に蓄積される。これによつて、スイツチ
ング素子７は非導通状態から導通状態に切替わる
か、または、導通状態から非導通状態に切替わ
る。次に、発光素子１の入力が遮断されたときに
は、光信号が遮断されて、受光素子２が電気信号
の発生を停止する。このとき、第８図及び第９図
を用いて後述するCMOSインバータ５の寄生サ
イリスタ現象（ラツチアツプ現象）により、スイ
ツチング素子７の制御端子に蓄積されていた電荷
が急速に放電される。これによつて、スイツチン
グ素子７は導通状態から非導通状態に復帰する
か、または、非導通状態から導通状態に復帰す
る。Effect 1 In the circuit shown in Figure 1, between input terminals 8 and 9,
When a voltage of the illustrated polarity is applied, the light emitting element 1 outputs an optical signal. The light receiving element 2 receives this optical signal, generates an electric signal, and generates a voltage signal across the resistor 4. This voltage is applied across the CMOS inverter 5 via the diode 3.
The input terminal of CMOS inverter 5, that is,
Each MOSFET forming the CMOS inverter 5
Since the gate terminal of is connected to the cathode of the light receiving element 2 and is labeled L, the voltage at the output terminal of the CMOS inverter 5, that is, at the series connection point of each MOSFET constituting the CMOS inverter 5, is at H level. become. Therefore, the light receiving element 2
The charges generated at both ends of are accumulated in the control terminal of the switching element 7. As a result, the switching element 7 is switched from a non-conducting state to a conducting state, or from a conducting state to a non-conducting state. Next, when the input to the light emitting element 1 is cut off, the optical signal is cut off and the light receiving element 2 stops generating electrical signals. At this time, the charge accumulated in the control terminal of the switching element 7 is rapidly discharged due to a parasitic thyristor phenomenon (latch-up phenomenon) of the CMOS inverter 5, which will be described later with reference to FIGS. 8 and 9. As a result, the switching element 7 returns from a conductive state to a non-conductive state, or returns from a non-conductive state to a conductive state.
構成２
第２図は、本発明の特許請求の範囲第２項に記
載された構成を回路図である。この半導体リレー
回路においては、第１図回路にさらにＰチヤンネ
ルMOSFET１２を付加したものである。このＰ
チヤンネルMOSFET１２は、前記受光素子２の
陽極にゲート端子とＮ型基板とが接続され、前記
CMOSインバータ５における前記各MOSFETの
直列接続点にソース端子が接続され、前記
CMOSインバータ５における前記Ｎチヤンネル
MOSFETのＰ型基板にドレイン端子が接続され
ている。Configuration 2 FIG. 2 is a circuit diagram of the configuration described in claim 2 of the present invention. In this semiconductor relay circuit, a P-channel MOSFET 12 is further added to the circuit shown in FIG. This P
The channel MOSFET 12 has a gate terminal and an N-type substrate connected to the anode of the light receiving element 2, and
A source terminal is connected to the series connection point of each MOSFET in the CMOS inverter 5, and the
The N channel in CMOS inverter 5
The drain terminal is connected to the P-type substrate of the MOSFET.
作用２
第２図の回路において、Ｐチヤンネンル
MOSFET１２は、スイツチング素子７の制御端
子に蓄積された電荷を、光信号が遮断されたとき
に、より完全に放電させる作用を有している。す
なわち、一般にMOSFETの導通時の電圧降下
は、PNPN構造を有するサイリスタの導通時の
電圧降下よりも低いので、前述のCMOSインバ
ータ５の寄生サイリスタが、光信号の遮断時にス
イツチング素子７の制御端子に蓄積された電荷を
ある程度放電させて、その両端電圧の低下により
自然にターンオフされた後においても、Ｐチヤン
ネルMOSFET１２は依然として導通し、スイツ
チング素子７の制御端子に残存している電荷をよ
り完全に放電させるものである。Effect 2 In the circuit shown in Figure 2, the P channel
The MOSFET 12 has the function of more completely discharging the charge accumulated in the control terminal of the switching element 7 when the optical signal is interrupted. In other words, since the voltage drop when a MOSFET is conductive is generally lower than the voltage drop when a thyristor having a PNPN structure is conductive, the parasitic thyristor of the CMOS inverter 5 is connected to the control terminal of the switching element 7 when the optical signal is cut off. Even after discharging the accumulated charge to some extent and being turned off naturally due to a drop in the voltage across it, the P-channel MOSFET 12 remains conductive and discharges the charge remaining at the control terminal of the switching element 7 more completely. It is something that makes you
構成３
第３図は、本発明の特許請求の範囲第３項に記
載された構成の回路図である。この半導体リレー
回路においては、第１図回路において、前記スイ
ツチング素子７を常開型のスイツチング素子と
し、その通電端子間に流れる電流が過大であると
きに過電流検出電圧を生じる過電流検出用端子１
４を設けたものである。また、前記CMOSイン
バータ５における前記各MOSFETのゲート端子
は第３の抵抗１３を介して前記受光素子２の陰極
に接続し、前記過電流検出用端子１４は前記各
MOSFETのゲート端子に接続したものである。Configuration 3 FIG. 3 is a circuit diagram of the configuration described in claim 3 of the present invention. In this semiconductor relay circuit, in the circuit of FIG. 1, the switching element 7 is a normally open type switching element, and an overcurrent detection terminal that generates an overcurrent detection voltage when the current flowing between the current-carrying terminals is excessive. 1
4. Furthermore, the gate terminal of each of the MOSFETs in the CMOS inverter 5 is connected to the cathode of the light receiving element 2 via a third resistor 13, and the overcurrent detection terminal 14 is connected to the cathode of each of the MOSFETs.
It is connected to the gate terminal of MOSFET.
作用３
第３図の回路においては、スイツチング素子７
が常開型であるので、光信号が発生しているとき
には、通電端子間に電流が流れる。この電流の大
きさが何等かの原因で過大になると過電流検出用
端子に過電流検出電圧が発生し、CMOSインバ
ータ５の入力端子に印加される。これによつて、
CMOSインバータ５の出力端子がＬレベルにな
つて、スイツチング素子７の制御端子間の電圧が
低下し、リレーは遮断状態になる。したがつて、
過大な電流に対する保護作用を有するものであ
る。Effect 3 In the circuit of Fig. 3, switching element 7
Since it is a normally open type, current flows between the current-carrying terminals when an optical signal is generated. If the magnitude of this current becomes excessive for some reason, an overcurrent detection voltage is generated at the overcurrent detection terminal and applied to the input terminal of the CMOS inverter 5. By this,
The output terminal of the CMOS inverter 5 becomes L level, the voltage between the control terminals of the switching element 7 decreases, and the relay becomes cut off. Therefore,
It has a protective effect against excessive current.
実施例 １
第４図は本発明の一実施例の回路図である。第
４図回路において、第１図の基本回路における発
光素子１としてLEDを使用し、受光素子２とし
てフオトダイオードアレイを使用している。ま
た、スイツチング素子７としてＮチヤンネル型の
MOSFETを用い、リレーの出力端子１０を前記
MOSFETのドレインに接続し、出力端子１１を
前記MOSFETのソースに接続している。この
MOSFETのＰ型Ｐ半導体基板はソースと接続さ
れている。その他の構成については、第１図の基
本構成と同じである。Embodiment 1 FIG. 4 is a circuit diagram of an embodiment of the present invention. In the circuit of FIG. 4, an LED is used as the light emitting element 1 in the basic circuit of FIG. 1, and a photodiode array is used as the light receiving element 2. In addition, as the switching element 7, an N-channel type
Using a MOSFET, connect the output terminal 10 of the relay to the above
It is connected to the drain of the MOSFET, and the output terminal 11 is connected to the source of the MOSFET. this
The P-type P semiconductor substrate of the MOSFET is connected to the source. The other configurations are the same as the basic configuration shown in FIG.
以下、第４図回路の動作について説明する。
LEDよりなる発光素子１の入力端子８，９間に
図示された極性の電圧を印加すると光信号が発生
する。フオトダイオードアレイよりなる受光素子
２は、前記光信号を受け、その短絡電流と、第１
の抵抗４の値との積でほぼ決定される電圧VSを
受光素子２の両端に発生させる。受光素子２の陽
極は、ダイオード３を通して、CMOSインバー
タ５のＰチヤンネルMOSFETに接続され、また
受光素子２の陰極は、前記CMOSインバータ５
のＮチヤンネルMOSFETに接続されている。さ
らに、前記CMOSインバータ５の入力端子は前
記受光素子２における陰極側に接続されているの
で、前記CMOSインバータ５のＰチヤンネル
MOSFETのスレシヨルド電圧VTH1の絶対値を前
記電圧VSからダイオード３の電圧降下分を引い
た値よりも小さく設定しておくと、前記受光素子
２における発生電圧により、前記Ｐチヤネル
MOSFETのゲート・ソース間電圧がスレシヨル
ド電圧VTH1を越えたときに前記Ｐチヤンネル
MOSFETは導通する。 The operation of the circuit shown in FIG. 4 will be explained below.
When a voltage of the polarity shown is applied between the input terminals 8 and 9 of the light emitting element 1 made of an LED, an optical signal is generated. A light-receiving element 2 consisting of a photodiode array receives the optical signal, and detects the short-circuit current and the first
A voltage V S approximately determined by the product of the value of the resistor 4 and the value of the resistor 4 is generated across the light receiving element 2 . The anode of the light receiving element 2 is connected to the P channel MOSFET of the CMOS inverter 5 through the diode 3, and the cathode of the light receiving element 2 is connected to the CMOS inverter 5.
is connected to the N-channel MOSFET. Furthermore, since the input terminal of the CMOS inverter 5 is connected to the cathode side of the light receiving element 2, the P channel of the CMOS inverter 5
If the absolute value of the threshold voltage V TH1 of the MOSFET is set smaller than the value obtained by subtracting the voltage drop of the diode 3 from the voltage VS , the voltage generated in the light receiving element 2 will cause the P channel to
When the gate-source voltage of the MOSFET exceeds the threshold voltage V TH1 , the P channel
MOSFET conducts.
前記CMOSインダータ５の出力端子は、スイ
ツチング素子７であるＮチヤンネルMOSFETの
ゲートに接続され、又、前記CMOSインバータ
５の出力端子と、前記スイツチング素子７のＮチ
ヤンネルMOSFET７のゲート端子は互いに接続
されているので、前記受光素子２により発生した
正電荷は、ダイオード３及びCMOSインバータ
５のＰチヤンネルMOSFETを通して、スイツチ
ング素子７であるＮチヤンネルMOSFETのゲー
トに蓄積される。スイツチング素子７であるＮチ
ヤンネルMOSFETのスレシヨルド電圧VTH2を前
記CMOSインバータ５の出力端子に出力される
電圧よりも小さく設定しておくと、受光素子２の
発生電圧がVTH2を越えたときに、スイツチング素
子７は導通状態となり、リレーも導通状態となつ
て外部回路で制限される電流が、リレーの出力端
子１０から出力端子１１に向けて流れる。 The output terminal of the CMOS inverter 5 is connected to the gate of the N-channel MOSFET which is the switching element 7, and the output terminal of the CMOS inverter 5 and the gate terminal of the N-channel MOSFET 7 which is the switching element 7 are connected to each other. Therefore, the positive charges generated by the light receiving element 2 are accumulated at the gate of the N-channel MOSFET, which is the switching element 7, through the diode 3 and the P-channel MOSFET of the CMOS inverter 5. If the threshold voltage V TH2 of the N-channel MOSFET, which is the switching element 7, is set lower than the voltage output to the output terminal of the CMOS inverter 5, when the voltage generated by the light receiving element 2 exceeds V TH2 , The switching element 7 becomes conductive, the relay also becomes conductive, and a current limited by the external circuit flows from the output terminal 10 of the relay to the output terminal 11.
次に発光素子１の入力が零になつたときの状態
を、第８図及び第９図に示す。第８図は、
CMOSインバータ５の寄生サイリスタ構造を
CMOSインバータ５の断面上を示したものであ
り、第９図は第８図回路を等価回路として表わし
たものである。第８図に示されるように、
CMOSインバータ５は、Ｎ型の半導体基板にＰ
型に強くドープされた一対の通電電極を形成し、
この通電電極の間の表面に絶縁層を介してゲート
電極を配置して、ＰチヤンネルMOSFETを構成
すると共に、Ｎ型半導体基板の一部をＰ型に強く
ドープし、このＰ型に強くドープされた領域にＮ
型に強くドープされた一対の通電電極を形成し、
この通電電極の間の表面に絶縁層を介してゲート
電極を配置することにより、前記Ｐチヤンネル
MOSFETとは相補的な構造を有するＮチヤンネ
ルMOSFETを構成しているものであり、第９図
の等価回路に示されるよう、寄生PNPトランジ
スタ１６と寄生NPNトランジスタ１５とがサイ
リスタ構造をなすように形成されているものであ
る。さて、LEDよりなる発光素子１への入力信
号を零にして光信号を遮断すると、まず、受光素
子２の両端に発生していた電圧が零になる。この
時CMOSインバータ５のＮチヤンネルMOSFET
は非導通状態であり、ＰチヤンネルMOSFETは
導通状態であるが、スイツチング素子７のＮチヤ
ンネルMOSFET７のゲートに蓄積された正電荷
は、ダイオード３が逆バイアス状態にあるために
前記ダイオード３を介しては放電されない。スイ
ツチング素子７のＮチヤンネルMOSFETのゲー
ト電圧が、CMOSインバータ５の寄生PNPトラ
ンジスタ１６のベースエミツタ間導通電圧以上に
なるように前記電圧VSを決めておけば、前記
PNPトランジスタ１６は導通状態となりコレク
タ電流が流れる。このコレクタ電流の一部が第２
の抵抗６に流れ、この抵抗６の両端に電圧が発生
する。この電圧がCMOSインバータ８の寄生
NPNトランジスタ１５のベースエミツタ間導通
電圧以上になると、前記NPNトランジスタ１５
も導通し、前記PNPトランジスタ１４との間で
正帰還作用を生じ、寄生サイリスタのターンオン
動作が行なわれる。このCMOSインバータ５の
寄生サイリスタ動作（ラツチアツプ現象）によ
り、スイツチング素子７のＮチヤンネル
MOSFETのゲートに蓄積されていた正電荷は、
導通状態にある前記寄生サイリスタを通して急速
に放電される。前記スレシヨルド電圧VTH2を寄生
サイリスタの導通時の電圧降下分よりも大きく設
定しておくと、前記スイツチング素子７は前記正
電荷の放電とともに急速に非導通状態となり、そ
の結果リレーも遮断状態に変化する。 Next, the state when the input to the light emitting element 1 becomes zero is shown in FIGS. 8 and 9. Figure 8 shows
Parasitic thyristor structure of CMOS inverter 5
This is a cross-sectional view of the CMOS inverter 5, and FIG. 9 represents the circuit of FIG. 8 as an equivalent circuit. As shown in Figure 8,
The CMOS inverter 5 has a P
forming a pair of heavily doped current-carrying electrodes in the mold;
A gate electrode is disposed on the surface between the current-carrying electrodes via an insulating layer to form a P-channel MOSFET, and a part of the N-type semiconductor substrate is strongly doped to P-type. N in the area
forming a pair of heavily doped current-carrying electrodes in the mold;
By arranging a gate electrode on the surface between the current-carrying electrodes with an insulating layer interposed therebetween, the P channel
The MOSFET is an N-channel MOSFET with a complementary structure, and as shown in the equivalent circuit of FIG. 9, the parasitic PNP transistor 16 and the parasitic NPN transistor 15 are formed to form a thyristor structure. This is what has been done. Now, when the input signal to the light emitting element 1 consisting of an LED is made zero to cut off the optical signal, the voltage generated across the light receiving element 2 first becomes zero. At this time, the N-channel MOSFET of CMOS inverter 5
is in a non-conductive state and the P-channel MOSFET is in a conductive state, but the positive charge accumulated on the gate of the N-channel MOSFET 7 of the switching element 7 is transferred through the diode 3 because the diode 3 is in a reverse bias state. is not discharged. If the voltage V S is determined so that the gate voltage of the N-channel MOSFET of the switching element 7 is higher than the base-emitter conduction voltage of the parasitic PNP transistor 16 of the CMOS inverter 5,
The PNP transistor 16 becomes conductive and collector current flows. A part of this collector current
The current flows through the resistor 6, and a voltage is generated across the resistor 6. This voltage is parasitic to CMOS inverter 8.
When the conduction voltage between the base and emitter of the NPN transistor 15 is exceeded, the NPN transistor 15
Also conductive, a positive feedback effect occurs with the PNP transistor 14, and the parasitic thyristor is turned on. Due to the parasitic thyristor operation (latch-up phenomenon) of the CMOS inverter 5, the N channel of the switching element 7
The positive charge accumulated on the MOSFET gate is
It is rapidly discharged through the parasitic thyristor which is in a conducting state. If the threshold voltage V TH2 is set to be larger than the voltage drop when the parasitic thyristor becomes conductive, the switching element 7 quickly becomes non-conductive as the positive charge is discharged, and as a result, the relay also changes to the cut-off state. do.
本実施例においては、このようにスイツチング
素子７のMOSFETのゲートを速やかに充電し、
かつ蓄積された電荷を急速に放電できるから高速
なリレーのオンオフ動作が可能となる。 In this embodiment, the gate of the MOSFET of the switching element 7 is quickly charged in this way,
In addition, since the accumulated charge can be rapidly discharged, high-speed relay on/off operation is possible.
実施例 ２
第５図は本発明の他の実施例の回路図である。
第５図回路においては、第２図回路における発光
素子１としてLEDを使用し、受光素子２として
フオトダイオードアレイを使用している。また、
スイツチング素子７としてＮチヤンネル型の
MOSFETを用い、リレーの出力端子１０を前記
MOSFETのドレインに接続し、出力端子１１を
前記MOSFETのソースに接続している。この
MOSFETのＰ型半導体基板はソースと接続され
ている。その他の構成については、第２図回路と
同じである。Embodiment 2 FIG. 5 is a circuit diagram of another embodiment of the present invention.
In the circuit of FIG. 5, an LED is used as the light emitting element 1 in the circuit of FIG. 2, and a photodiode array is used as the light receiving element 2. Also,
N-channel type switching element 7
Using a MOSFET, connect the output terminal 10 of the relay to the above
It is connected to the drain of the MOSFET, and the output terminal 11 is connected to the source of the MOSFET. this
The P-type semiconductor substrate of the MOSFET is connected to the source. The other configurations are the same as the circuit in FIG. 2.
第５図回路の動作については基本的には第４図
回路の動作と同じであるが、Ｐチヤンネル
MOSFET１２が付加されているので、更に次の
動作が付加される。入力信号が零の時に、スイツ
チング素子７のＮチヤンネルMOSFETのゲート
電圧が、蓄積された正電荷の放電により、寄生サ
イリスタの導通時の電圧降下分よりも低くなる
と、サイリスタは自然にターンオフし、前記スイ
ツチング素子７のＮチヤンネルMOSFETのゲー
ト電圧はサイリスタの導通時の電圧降下分とほぼ
等しい電圧として残留する。そこで、第５図に示
したようい、ＰチヤンネルMOSFET１２を接続
し、このFET１２のスレシヨルド電圧VTH3を、
寄生サイリスタの導通時の電圧降下分よりも低く
設定しておくと、スイツチング素子７のＮチヤン
ネルMOSFETのゲート電圧は、このスレシヨル
ド電圧VTH3まで低下し、より完全にリレー遮断状
態を維持することができる。 The operation of the circuit in Figure 5 is basically the same as the circuit in Figure 4, but the P channel
Since MOSFET 12 is added, the following operation is further added. When the input signal is zero, when the gate voltage of the N-channel MOSFET of the switching element 7 becomes lower than the voltage drop when the parasitic thyristor is turned on due to the discharge of the accumulated positive charge, the thyristor turns off naturally and the above-mentioned The gate voltage of the N-channel MOSFET of the switching element 7 remains as a voltage approximately equal to the voltage drop when the thyristor is turned on. Therefore, as shown in Fig. 5, the P-channel MOSFET 12 is connected, and the threshold voltage V TH3 of this FET 12 is
By setting the voltage lower than the voltage drop when the parasitic thyristor conducts, the gate voltage of the N-channel MOSFET of switching element 7 will drop to this threshold voltage V TH3 , making it possible to maintain the relay cutoff state more completely. can.
実施例 ３
第６図は本発明のさらに他の実施例の回路図で
ある。第６図回路においては、第３図回路におけ
る発光素子１としてLEDを使用し、受光素子２
としてフオトダイオードアレイを使用している。
また、スイツチング素子７として、第７図に示す
ような、集積回路によるエンハンスメント型の縦
型DMOSFETを用い、リレーの出力端子１０を
前記DMOSFETのドレインに接続し、出力端子
１１を前記DMOSFETのソースに接続している。
このDMOSFETの過電流検出用端子１４は、ソ
ース端子の一部を切り放して構成されており、第
７図におけるI0はソース端子に流れる主電流、I1
は過電流検出用端子１４に分流する電流である。
その他の構成については、第３図回路と同じであ
る。前記過電流検出用端子１４は第３の抵抗１３
に接続されている。DMOSFETに何等かの原因
で過電流が流れたときには、第３の抵抗１３の両
端に電圧が発生するが、この電圧をCMOSイン
バータ５におけるＮチヤンネルMOSFETのスレ
シヨルド電圧VTH4よりも大きくなるように設定し
ておくと、前記CMOSインバータ５におけるＮ
チヤンネルMOSFETは導通状態となる。スイツ
チング素子７であるＮチヤンネルMOSFETのス
レシヨルド電圧VTH2を、過電流により導通状態と
なつたCMOSインバータ５のＮチヤンネル
MOSFETにおけるドレイン・ソース間電圧より
も大きい値に設定しておけば、前記スイツチング
素子７のＮチヤンネルMOSFETは、過電流によ
り非導通状態となり、リレーも遮断状態に移行す
る。Embodiment 3 FIG. 6 is a circuit diagram of still another embodiment of the present invention. In the circuit of Figure 6, an LED is used as the light emitting element 1 in the circuit of Figure 3, and the light receiving element 2 is used.
A photodiode array is used as the photodiode array.
Further, as the switching element 7, an enhancement type vertical DMOSFET made of an integrated circuit as shown in FIG. 7 is used, and the output terminal 10 of the relay is connected to the drain of the DMOSFET, and the output terminal 11 is connected to the source of the DMOSFET. Connected.
The overcurrent detection terminal 14 of this DMOSFET is constructed by cutting off a part of the source terminal, and I 0 in FIG. 7 is the main current flowing to the source terminal, and I 1
is a current that is shunted to the overcurrent detection terminal 14.
The other configurations are the same as the circuit shown in FIG. 3. The overcurrent detection terminal 14 is connected to the third resistor 13
It is connected to the. When an overcurrent flows through the DMOSFET for some reason, a voltage is generated across the third resistor 13, but this voltage is set to be higher than the threshold voltage V TH4 of the N-channel MOSFET in the CMOS inverter 5. By doing so, N in the CMOS inverter 5
The channel MOSFET becomes conductive. The threshold voltage V TH2 of the N-channel MOSFET, which is the switching element 7, is changed to the N-channel of the CMOS inverter 5, which has become conductive due to an overcurrent.
If it is set to a value larger than the drain-source voltage of the MOSFET, the N-channel MOSFET of the switching element 7 becomes non-conductive due to overcurrent, and the relay also shifts to the cut-off state.
（発明の効果）
本発明は上述のように、光信号の遮断時には、
CMOSインバータの寄生サイリスタ現象を利用
して、スイツチング素子の制御端子間の電荷を急
速に放電させることができ、また、光信号の発生
時にはダイオードの順方向電圧降下により、
CMOSインバータの寄生PNPトランジスタのベ
ース・エミツタ間が逆バイアスされることになる
ので、CMOSインバータの寄生サイリスタが動
作することはなく、スイツチング素子の制御端子
を速やかに充電することができ、したがつて、簡
単な構成でありながら、極めて高速度のスイツチ
ングを実現することができるという効果がある。(Effects of the Invention) As described above, the present invention, when cutting off an optical signal,
Utilizing the parasitic thyristor phenomenon of the CMOS inverter, the charge between the control terminals of the switching element can be rapidly discharged, and when an optical signal is generated, the forward voltage drop of the diode causes
Since the base and emitter of the parasitic PNP transistor of the CMOS inverter are reverse biased, the parasitic thyristor of the CMOS inverter does not operate, and the control terminal of the switching element can be quickly charged. Although it has a simple configuration, it has the advantage of being able to realize extremely high-speed switching.
なお、特許請求の範囲第２項に記載されている
ように、スイツチング素子の制御端子間の蓄積電
荷をより完全に放電させるためのＰチヤンネル
MOSFETを補助的に設ければ、単にCMOSイン
バータの寄生サイリスタを利用しただけの場合よ
りもスイツチング素子の遮断状態または導通状態
を確実に維持できるので耐ノイズ性能が向上する
ものである。また、特許請求の範囲第３項に記載
さているように、スイツチング素子に流れた過電
流を検出し、この検出電圧にてCMOSインバー
タのＮチヤンネルMOSFETを導通させるように
すれば、過電流検出時にリレーを遮断できるの
で、リレー自体及び外部回路の保護が可能となる
ものである。 In addition, as described in claim 2, a P channel is provided for more completely discharging the accumulated charge between the control terminals of the switching element.
By providing an auxiliary MOSFET, it is possible to more reliably maintain the blocking or conducting state of the switching element than simply using the parasitic thyristor of the CMOS inverter, thereby improving noise resistance. Furthermore, as stated in claim 3, if the overcurrent flowing through the switching element is detected and the N-channel MOSFET of the CMOS inverter is made conductive using this detection voltage, the Since the relay can be shut off, it is possible to protect the relay itself and the external circuit.
第１図は本発明の特許請求の範囲第１項に記載
された構成を示す回路図、第２図は本発明の特許
請求の範囲第２項に記載された構成を示す回路
図、第３図は本発明の特許請求の範囲第３項に記
載された構成を示す回路図、第４図は第１図回路
を具体化した本発明の一実施例の回路図、第５図
は第２図回路を具体化した本発明の他の実施例の
回路図、第６図は第３図回路を具体化した本発明
のさらに他の実施例の回路図、第７図は第６図回
路に用いる縦型DMOSFETの構造を示す縦略断
面図、第８図は第４図回路におけるCMOSイン
バータの寄生サイリスタ動作を説明するための概
略構成図、第９図は第８図に示す回路の等価回路
図である。
１は発光素子、２は受光素子、３はダイオー
ド、４は第１の抵抗、５はCMOSインバータ、
６は第２の抵抗、７はスイツチング素子、８，９
は入力端子、１０，１１は出力端子である。
FIG. 1 is a circuit diagram showing the configuration described in claim 1 of the present invention, FIG. 2 is a circuit diagram showing the configuration described in claim 2 of the present invention, and FIG. The figure is a circuit diagram showing the configuration described in claim 3 of the present invention, FIG. 4 is a circuit diagram of an embodiment of the present invention embodying the circuit of FIG. 1, and FIG. 6 is a circuit diagram of still another embodiment of the present invention embodying the circuit in FIG. 3, and FIG. 7 is a circuit diagram of another embodiment of the present invention embodying the circuit in FIG. A vertical cross-sectional view showing the structure of the vertical DMOSFET used, FIG. 8 is a schematic configuration diagram for explaining the parasitic thyristor operation of the CMOS inverter in the circuit shown in FIG. 4, and FIG. 9 is an equivalent circuit of the circuit shown in FIG. 8. It is a diagram. 1 is a light emitting element, 2 is a light receiving element, 3 is a diode, 4 is a first resistor, 5 is a CMOS inverter,
6 is a second resistor, 7 is a switching element, 8, 9
is an input terminal, and 10 and 11 are output terminals.
Claims (1)
た発光素子と、前記発光素子の光信号を受けて、
電気信号を出力する受光素子と、受光素子の両端
に接続された第１の抵抗と、前記受光素子の陽極
に陽極が接続されたダイオードと、前記ダイオー
ドの陰極に接続されたＰチヤンネルMOSFETと
前記受光素子の陰極に接続されたＮチヤンネル
MOSFETとを直列接続して成り、前記受光素子
の陽極に前記ＰチヤンネルMOSFETのＮ型基板
を接続し、前記受光素子の陰極に前記各
MOSFETのゲート端子を接続されたCMOSイン
バータと、前記受光素子の陰極と前記Ｎチヤンネ
ルMOSFETのＰ型基板との間に接続された第２
の抵抗と、前記CMOSインバータにおける前記
各MOSFETの直列接続点と、前記受光素子の陰
極との間に制御端子を接続され、制御端子間に印
加される電圧に応じて通電端子間のインピーダン
スが変化するスイツチング素子と、スイツチング
素子の通電端子に接続された一対の出力端子とを
備えて成ることを特徴とする半導体リレー回路。 ２ 特許請求の範囲第１項記載の回路において、
前記受光素子の陽極にゲート端子とＮ型基板とが
接続され、前記CMOSインバータにおける前記
各MOSFETの直列接続点にソース端子が接続さ
れ、前記CMOSインバータにおける前記Ｎチヤ
ンネルMOSFETのＰ型基板にドレイン端子が接
続されたＰチヤンネルMOSFETを設けて成るこ
とを特徴とする半導体リレー回路。 ３ 特許請求の範囲第１項記載の回路において、
前記スイツチング素子は通電端子間に流れる電流
が過大であるときに過電流検出電圧を生じる過電
流検出用端子を有する常開型のスイツチング素子
であり、前記CMOSインバータにおける前記各
MOSFETのゲート端子は第３の抵抗を介して前
記受光素子の陰極に接続され、前記過電流検出用
端子は前記各MOSFETのゲート端子に接続され
ていることを特徴とする半導体リレー回路。[Claims] 1. A pair of input terminals, a light emitting element connected to the input terminal, and receiving an optical signal from the light emitting element,
a light-receiving element that outputs an electric signal; a first resistor connected to both ends of the light-receiving element; a diode whose anode is connected to the anode of the light-receiving element; a P-channel MOSFET connected to the cathode of the diode; N channel connected to the cathode of the photodetector
The N-type substrate of the P channel MOSFET is connected to the anode of the photodetector, and the cathode of the photodetector is connected to the cathode of the photodiode.
A CMOS inverter connected to the gate terminal of the MOSFET, and a second CMOS inverter connected between the cathode of the light receiving element and the P-type substrate of the N-channel MOSFET.
A control terminal is connected between the resistor, the series connection point of each MOSFET in the CMOS inverter, and the cathode of the light receiving element, and the impedance between the current-carrying terminals changes depending on the voltage applied between the control terminals. 1. A semiconductor relay circuit comprising: a switching element that performs switching; and a pair of output terminals connected to a current-carrying terminal of the switching element. 2. In the circuit described in claim 1,
A gate terminal and an N-type substrate are connected to the anode of the light receiving element, a source terminal is connected to the series connection point of each MOSFET in the CMOS inverter, and a drain terminal is connected to the P-type substrate of the N-channel MOSFET in the CMOS inverter. A semiconductor relay circuit characterized by comprising a P-channel MOSFET connected to the P-channel MOSFET. 3. In the circuit described in claim 1,
The switching element is a normally open type switching element having an overcurrent detection terminal that generates an overcurrent detection voltage when the current flowing between the current-carrying terminals is excessive.
A semiconductor relay circuit characterized in that a gate terminal of the MOSFET is connected to the cathode of the light receiving element via a third resistor, and the overcurrent detection terminal is connected to the gate terminal of each MOSFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014518A JPS62172815A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014518A JPS62172815A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172815A JPS62172815A (en) | 1987-07-29 |
| JPH0411126B2 true JPH0411126B2 (en) | 1992-02-27 |
Family
ID=11863315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014518A Granted JPS62172815A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172815A (en) |
-
1986
- 1986-01-25 JP JP61014518A patent/JPS62172815A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62172815A (en) | 1987-07-29 |
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