JPH04107672A - Microprocessor - Google Patents

Abstract

PURPOSE:To shorten time for response from the generation of an interruption request to the start of executing an interruption processing program by providing a mechanism to execute an instruction exclusive for an interruption processing. CONSTITUTION:An interruption processing mechanism 20 is composed of an instruction fetch circuit 21, instruction decoder 22, instruction execution circuit 23 and bus interface 24 and activated when interruption is requested by an external interruption signal I. A bus hold signal BH is transmitted from the bus interface 24 of the interruption processing mechanism 20 to a bus interface 14 of a normal program processing mechanism 10 and while processing the interruption, only the interruption mechanism 20 is operated. Then, the normal program processing mechanism 10 is turned to a hold state. When the interruption processing is completed, bus hold caused by the interruption is canceled and returned to a normal program processing. Thus, internal data standby time is not required, and time for response from the generation of the interruption request to the start of executing the interruption processing program is shortened.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特に割込処理機
能を有するマイクロプロセッサに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microprocessor, and particularly to a microprocessor having an interrupt processing function.

〔従来の技術〕[Conventional technology]

従来のマイクロプロセッサは、命令フェッチ回路、命令
デコーダ回路および命令実行回路をそれぞれ１つずつし
か有していなかった。A conventional microprocessor has only one instruction fetch circuit, one instruction decoder circuit, and one instruction execution circuit.

そのため、外部から割込要求が発生した場合、それに対
応する割込処理プログラムを実行するために、これらの
命令フェッチ回路、命令デコーダ回路および命令実行回
路を使用する必要がある。Therefore, when an interrupt request is generated from the outside, it is necessary to use these instruction fetch circuits, instruction decoder circuits, and instruction execution circuits in order to execute the corresponding interrupt processing program.

したがって、それまで実行していたプログラムに使用し
ていたこれらの内部資源の状態や、内部のレジスタ等に
保持されていたデータの内容を外部メモリ等へ待避させ
る機構を有していた。Therefore, it had a mechanism for saving the state of these internal resources used by the program being executed up to that point and the contents of data held in internal registers, etc., to an external memory, etc.

割込処理終了後、待避していたデータ等を、再び、マイ
クロプロセッサ内部に読込み、割込要求発生以前の状態
を再現させた上、元のプログラムの処理を再開するとい
うものであった。After the interrupt processing is completed, the saved data, etc. are read into the microprocessor again, the state before the interrupt request is generated is reproduced, and the original program processing is resumed.

このような、割込処理に伴なう内部データ等の待避およ
び復元の一連の処理は、ハードウェアを用いて一意的に
行なうもの、また、ソフトウェアにより任意的に行なう
ものいずれの方法も用いられていた。A series of processes for saving and restoring internal data, etc. associated with interrupt processing can be performed either uniquely using hardware or arbitrarily using software. was.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のマイクロプロセッサは、割込要求が発生
するたびに内部データの待避を行わなければならないた
め、内部データ待避時間が必要であり、割込要求発生か
ら割込処理プログラム実行間、始までの応答時間が遅い
という欠点があった。In the conventional microprocessor described above, internal data must be saved every time an interrupt request occurs, so internal data saving time is required, and the time from the occurrence of an interrupt request to the start of execution of the interrupt processing program is required. The disadvantage was that the response time was slow.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のマイクロプロセッサは、外部入力信号による割
込処理機能を有するマイクロプロセッサにおいて、 命令を取込む命令フェッチ回路と、 前記命令をデコードする命令デコーダと、デコードされ
た前記命令を実行する命令実行回路とを有する前記割込
処理専用の命令処理機能を有するものである。The microprocessor of the present invention is a microprocessor having an interrupt processing function based on an external input signal, and includes: an instruction fetch circuit that fetches an instruction, an instruction decoder that decodes the instruction, and an instruction execution circuit that executes the decoded instruction. It has an instruction processing function dedicated to the interrupt processing.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は、本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

第１図において、本発明のマイクロプロセッサｌは、外
部バス２とインタフェースされ、通常プログラム処理機
構１０と、割込処理機構２０とから構成されている。In FIG. 1, a microprocessor 1 of the present invention is interfaced with an external bus 2 and is composed of a normal program processing mechanism 10 and an interrupt processing mechanism 20.

通常プログラム処理機ｉｉｏは、命令フェッチ回路１１
と、命令デコーダ１２と、命令実行回路１３と、バスイ
ンタフェース１４とから構成されている。Normally, the program processor IIO has an instruction fetch circuit 11
, an instruction decoder 12 , an instruction execution circuit 13 , and a bus interface 14 .

割込処理機′ｌ′１ｉ２０は、命令フェッチ回ｌｉ！８
２１と、命令デコーダ２２と、命令実行回路２３と、バ
スインタフェース２４とから構成されている。The interrupt processor 'l'1i20 performs an instruction fetch time li! 8
21, an instruction decoder 22, an instruction execution circuit 23, and a bus interface 24.

次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.

まず、通常のプログラムの実行時には、通常プログラム
処理機構１０のみ動作する。すなわち、命令フェッチ回
路１１が、バスインタフェース１４を介して外部バス２
がら命令を取込み、命令デコーダ１２により命令を解釈
して、命令実行回路１３により命令を実行する。First, when a normal program is executed, only the normal program processing mechanism 10 operates. That is, the instruction fetch circuit 11 connects to the external bus 2 via the bus interface 14.
The instruction decoder 12 interprets the instruction, and the instruction execution circuit 13 executes the instruction.

次に、外部割込信号１により、割込要求があると、割込
処理機構２０が起動される。Next, when an interrupt request is made by the external interrupt signal 1, the interrupt processing mechanism 20 is activated.

このとき、これまで通常処理プログラムを実行中であっ
た通常プログラム処理機構１０に代って割込処理機構２
０を外部バス２のバスマスタとする。そのため、通常プ
ログラム処理機構１０のバスインタフェース１４に対し
て、バスホールド信号ＢＨが割込処理機！２０のバスイ
ンタフェース２４から送られる。At this time, the interrupt processing mechanism 2 replaces the normal program processing mechanism 10 that has been executing the normal processing program up until now.
0 is the bus master of external bus 2. Therefore, the bus hold signal BH is sent to the bus interface 14 of the normal program processing mechanism 10 by the interrupt processor! 20 bus interface 24.

以降、割込処理の期間中は、割込処理機構２０のみが動
作し、通常プログラム処理機構１０の方は、ホールド状
態となる。Thereafter, during the interrupt processing period, only the interrupt processing mechanism 20 operates, and the normal program processing mechanism 10 is in a hold state.

割込処理の実行そのものは、割込処理機構２０を用いる
ほかは通常処理と全く同一である。すなわち、命令フェ
ッチ回路２１が、バスインタフェース２４を介して外部
バス２がら命令を取込み、命令デコーダ２２により命令
を解釈して、命令実行回路２３により命令を実行する。The execution of interrupt processing itself is exactly the same as normal processing except that the interrupt processing mechanism 20 is used. That is, the instruction fetch circuit 21 fetches an instruction from the external bus 2 via the bus interface 24, the instruction decoder 22 interprets the instruction, and the instruction execution circuit 23 executes the instruction.

割込処理が終了すると、割込によるバスホールドが解除
され、通常プログラム処理に復帰する。When the interrupt processing is completed, the bus hold caused by the interrupt is released and normal program processing is resumed.

すなわち、通常プログラム処理機構１０のバスインタフ
ェース１４に対する、割込処理機構２゜のバスインタフ
ェース２４からのバスホールド信号ＢＨの送出を停止す
ることにより、通常プログラム処理機構１０が外部バス
２のバスマスタに復帰する。That is, by stopping the sending of the bus hold signal BH from the bus interface 24 of the interrupt processing mechanism 2 to the bus interface 14 of the normal program processing mechanism 10, the normal program processing mechanism 10 returns to the bus master of the external bus 2. do.

次に、本発明の第二の実施例について説明する。Next, a second embodiment of the present invention will be described.

第２図は、本発明の第二の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the invention.

第２図において、本実施例の前述の第一の実施例に対す
る相違点は、通常プログラム処理機構１０と、割込処理
機構２０とに加えて、バスアービタ３０が設けられたこ
とである。In FIG. 2, the difference between this embodiment and the first embodiment described above is that a bus arbiter 30 is provided in addition to the normal program processing mechanism 10 and the interrupt processing mechanism 20.

バスアービタ３０は、通常プログラム処理機構１０から
と、割込処理機構２０がらのバス要求の競合を調整する
機能を有するものである。The bus arbiter 30 has a function of adjusting conflicts between bus requests from the normal program processing mechanism 10 and from the interrupt processing mechanism 20.

このバス要求競合調整をする場合、割込処理機構２０の
方の優先順位を高くする。When adjusting this bus request conflict, the interrupt processing mechanism 20 is given a higher priority.

前述の第一の実施例と異なり、バスホールド信号ＢＨの
送出はないので、割込処理中であっても、通常プログラ
ム処理機構１０はホールド状態にならない。Unlike the first embodiment described above, since the bus hold signal BH is not sent, the normal program processing mechanism 10 does not enter the hold state even during interrupt processing.

したがって、通常プログラム処理機構１０と、割込処理
機構２０とが互いの内部資源を共有したり、同期動作さ
せる必要がなければ、割込処理による大幅な処理性能の
低下を防止することができるという利点がある。Therefore, if the normal program processing mechanism 10 and the interrupt processing mechanism 20 do not need to share each other's internal resources or operate synchronously, a significant drop in processing performance due to interrupt processing can be prevented. There are advantages.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、割込処理専用の命令実行
のための機構を有しているので、割込要求が発生するた
びの内部データの待避の必要がなくなり、割込要求発生
から割込処理プログラム実行開始までの応答時間が早く
なるという効果がある。As explained above, since the present invention has a mechanism for executing instructions dedicated to interrupt processing, there is no need to save internal data every time an interrupt request occurs, and This has the effect of shortening the response time until the start of execution of the processing program.

したがって、高速の割込処理が実現できるという効果が
ある。Therefore, there is an effect that high-speed interrupt processing can be realized.

１・・・マイクロプロセッサ、２・・・外部バス、１０
・・・通常プログラム処理機構、１１．２１・・・命令
フェッチ回路、１２．２２・・・命令デコーダ、１３゜
２３・・・命令実行回路、１４．２４・・・バスインタ
フェース、２０・・・割込処理機構、３０・・・バスア
ービタ。1...Microprocessor, 2...External bus, 10
... Normal program processing mechanism, 11.21 ... Instruction fetch circuit, 12.22 ... Instruction decoder, 13°23 ... Instruction execution circuit, 14.24 ... Bus interface, 20 ... Interrupt processing mechanism, 30... bus arbiter.

Claims (1)

【特許請求の範囲】 外部入力信号による割込処理機能を有するマイクロプロ
セッサにおいて、 命令を取込む命令フェッチ回路と、 前記命令をデコードする命令デコーダと、 デコードされた前記命令を実行する命令実行回路とを有
する前記割込処理専用の命令処理機能を有することを特
徴とするマイクロプロセッサ。[Scope of Claims] A microprocessor having an interrupt processing function based on an external input signal, comprising: an instruction fetch circuit that fetches an instruction, an instruction decoder that decodes the instruction, and an instruction execution circuit that executes the decoded instruction. A microprocessor characterized by having an instruction processing function dedicated to the interrupt processing.