JPH0410739B2 - - Google Patents
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- JPH0410739B2 JPH0410739B2 JP18109683A JP18109683A JPH0410739B2 JP H0410739 B2 JPH0410739 B2 JP H0410739B2 JP 18109683 A JP18109683 A JP 18109683A JP 18109683 A JP18109683 A JP 18109683A JP H0410739 B2 JPH0410739 B2 JP H0410739B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造工程において、ド
ライエツチングを行なうことによつて露呈するこ
ととなる半導体層表面の処理方法に関するもので
ある。
ライエツチングを行なうことによつて露呈するこ
ととなる半導体層表面の処理方法に関するもので
ある。
半導体装置の製造に用いられるドライエツチン
グ技術では弗化炭素系ガスやそれを含む混合ガス
をプラズマ中に導入して、生成されたフツ素ラジ
カル、フツ化炭素ラジカル又はフツ素イオン、フ
ツ化炭素イオンなどをエツチヤントしてシリコン
基板上に形成したシリコン酸化膜やシリコン窒化
膜を選択的にエツチングすると単結晶シリコン基
板表面にドライエツチング損傷が生じる問題点が
あつた。
グ技術では弗化炭素系ガスやそれを含む混合ガス
をプラズマ中に導入して、生成されたフツ素ラジ
カル、フツ化炭素ラジカル又はフツ素イオン、フ
ツ化炭素イオンなどをエツチヤントしてシリコン
基板上に形成したシリコン酸化膜やシリコン窒化
膜を選択的にエツチングすると単結晶シリコン基
板表面にドライエツチング損傷が生じる問題点が
あつた。
このドライエツチング損傷には、エツチング中
に生じたイオン種の基板への注入による不純物汚
染とイオン照射によつてシリコン基板内に生じる
結晶欠陥の両者がある。これらの損傷欠陥が基板
内に残つていると、基板上に形成した素子の特性
が極めて低下したり、電気的な接触不良が生じた
りする欠点があつた。
に生じたイオン種の基板への注入による不純物汚
染とイオン照射によつてシリコン基板内に生じる
結晶欠陥の両者がある。これらの損傷欠陥が基板
内に残つていると、基板上に形成した素子の特性
が極めて低下したり、電気的な接触不良が生じた
りする欠点があつた。
従来ドライエツチングの損傷を回避するために
は、シリコン基板表面が露出する直前でドライエ
ツチングを止め、そのあと弗酸主成分の水溶液等
を用いてシリコン基板が露出するまで酸化膜及び
窒化膜をウエツトエツチングするという方法が用
いられることもあつた。しかるに出来るだけで簿
く、しかも均一な膜厚に残すことは極めて困難で
あり、その後の酸化膜及び窒化膜の水溶液による
エツチングでは、加工パターンが所望の寸法より
拡大してしまい微細加工手段として使用すること
はできない、という欠点があつた。したがつてド
ライエツチング損傷を回復させるような表面処理
技術が必要となつてくる。
は、シリコン基板表面が露出する直前でドライエ
ツチングを止め、そのあと弗酸主成分の水溶液等
を用いてシリコン基板が露出するまで酸化膜及び
窒化膜をウエツトエツチングするという方法が用
いられることもあつた。しかるに出来るだけで簿
く、しかも均一な膜厚に残すことは極めて困難で
あり、その後の酸化膜及び窒化膜の水溶液による
エツチングでは、加工パターンが所望の寸法より
拡大してしまい微細加工手段として使用すること
はできない、という欠点があつた。したがつてド
ライエツチング損傷を回復させるような表面処理
技術が必要となつてくる。
通常、イオン注入等によつて生じた損傷回復方
法として、電気炉による窒素中の熱処理法、赤外
線照射法、レーザ光線照射法などが用いられてい
るが、いずれも結晶欠陥の回復には効果はあるが
不純物汚染層を除去することは困難であつた。
法として、電気炉による窒素中の熱処理法、赤外
線照射法、レーザ光線照射法などが用いられてい
るが、いずれも結晶欠陥の回復には効果はあるが
不純物汚染層を除去することは困難であつた。
本発明の目的は、ドライエツチング後の半導体
層表面の損傷層を、熱工程によつて取除く半導体
層の表面処理方法を提供することにある。
層表面の損傷層を、熱工程によつて取除く半導体
層の表面処理方法を提供することにある。
本発明は少なくとも表面にシリコン単結晶層を
そなえた基板上に形成されたシリコン酸化膜もし
くはシリコン窒化膜もしくはその両者を少くとも
弗化炭素を含むガスを用いるドライエツチングで
前記シリコン単結晶層が露呈するまで選択的にエ
ツチングした後、酸素と水素とを含む混合ガス雰
囲気中で、あるいは高圧酸化法を用いて酸化膜を
形成し、その後この酸化膜をフツ酸を含む溶液で
除去する工程から成ることを特徴とする。
そなえた基板上に形成されたシリコン酸化膜もし
くはシリコン窒化膜もしくはその両者を少くとも
弗化炭素を含むガスを用いるドライエツチングで
前記シリコン単結晶層が露呈するまで選択的にエ
ツチングした後、酸素と水素とを含む混合ガス雰
囲気中で、あるいは高圧酸化法を用いて酸化膜を
形成し、その後この酸化膜をフツ酸を含む溶液で
除去する工程から成ることを特徴とする。
弗化炭素系ガス、例えばCF4やCHF3やC3F8を
用いてシリコン基板をドライエツチングした後の
基板表面は、フツ素や炭素が高濃度に分布し、そ
の深さは、入射電子によつて異なるが50〜100Å
程度であることが調べられている。さらにドライ
エツチング中のイオン衝撃によつてシリコン基板
の表面層が非晶質化していることも推測される。
これら非晶質の結晶への回復は熱工程により成さ
れるが不純物は除去されずにより深く基板内部に
進行するため、損傷回復の効果は少ない。
用いてシリコン基板をドライエツチングした後の
基板表面は、フツ素や炭素が高濃度に分布し、そ
の深さは、入射電子によつて異なるが50〜100Å
程度であることが調べられている。さらにドライ
エツチング中のイオン衝撃によつてシリコン基板
の表面層が非晶質化していることも推測される。
これら非晶質の結晶への回復は熱工程により成さ
れるが不純物は除去されずにより深く基板内部に
進行するため、損傷回復の効果は少ない。
本発明は、ドライエツチング終了後熱処理工程
によつて半導体基板中の損傷を低温で短時間でほ
ぼ完全に除去することができる。この熱処理によ
る効果と新しく結晶欠陥が誘起されない条件から
熱処理温度は500℃から950℃までの範囲が最も良
く、酸化膜厚は50〜400Åの範囲で、かつ不純物
欠陥が内部に拡散進行する速度より酸化膜の成長
速度を大きくして不純物を酸化膜中にとりこむた
めに、熱処理のガス雰囲気の酸素と水素の混合比
において可能な範囲で水素の添加量を多量にする
ことが望ましい。また高圧酸化法は低温で酸化速
度を大きくできるため有効な手段である。
によつて半導体基板中の損傷を低温で短時間でほ
ぼ完全に除去することができる。この熱処理によ
る効果と新しく結晶欠陥が誘起されない条件から
熱処理温度は500℃から950℃までの範囲が最も良
く、酸化膜厚は50〜400Åの範囲で、かつ不純物
欠陥が内部に拡散進行する速度より酸化膜の成長
速度を大きくして不純物を酸化膜中にとりこむた
めに、熱処理のガス雰囲気の酸素と水素の混合比
において可能な範囲で水素の添加量を多量にする
ことが望ましい。また高圧酸化法は低温で酸化速
度を大きくできるため有効な手段である。
本発明を用いることによつて基板表面には制御
された均一な簿い酸化膜が形成され、この酸化膜
には外気からの汚染から基板表面を保護する作用
もあり、次工程直前に希釈された弗酸の水溶液に
てこの簿い酸化膜を容易に除去できる利点があ
る。このため加工寸法の変化は無視できる程小さ
く、半導体装置の製造における表面処理方法とし
て広範囲に利用できる。
された均一な簿い酸化膜が形成され、この酸化膜
には外気からの汚染から基板表面を保護する作用
もあり、次工程直前に希釈された弗酸の水溶液に
てこの簿い酸化膜を容易に除去できる利点があ
る。このため加工寸法の変化は無視できる程小さ
く、半導体装置の製造における表面処理方法とし
て広範囲に利用できる。
本発明の効果を示す実施例を説明する。
第１図ａ，ｂ，ｃ，ｄは、ドライエツチング法
によつてシリコン基板上のシリコン酸化膜をレジ
ストマスクを用いてエツチングした後、不純物除
去する工程を説明するための模式的断面図であ
る。
によつてシリコン基板上のシリコン酸化膜をレジ
ストマスクを用いてエツチングした後、不純物除
去する工程を説明するための模式的断面図であ
る。
第１図ａは、写真蝕刻技術によつてレジスト３
のパターンを形成したマスクを用いてCF4とH2の
流量比10：２の混合ガスにより、平行平板型反応
性スパツタエツチング装置を用いてシリコン酸化
膜２をシリコン基板１が露呈するまでエツチング
する。するとエツチングガスのフツ素や炭素の不
純物がシリコン基板内部に注入され不純物汚染損
傷層４を生じる。
のパターンを形成したマスクを用いてCF4とH2の
流量比10：２の混合ガスにより、平行平板型反応
性スパツタエツチング装置を用いてシリコン酸化
膜２をシリコン基板１が露呈するまでエツチング
する。するとエツチングガスのフツ素や炭素の不
純物がシリコン基板内部に注入され不純物汚染損
傷層４を生じる。
第１図ｂではレジストマスクを剥離後、電気炉
で加熱された石英管内に基板１を配置し酸化処理
をするが、そのとき管内温度が高くても酸素のみ
の雰囲気あるいは酸素より水素の混合比が少ない
雰囲気では、酸化速度が小さいのでその状態を図
で示すならば、不純物汚染４が成長酸化膜５に留
まらずにシリコン基板内部に拡散進行してしま
う。
で加熱された石英管内に基板１を配置し酸化処理
をするが、そのとき管内温度が高くても酸素のみ
の雰囲気あるいは酸素より水素の混合比が少ない
雰囲気では、酸化速度が小さいのでその状態を図
で示すならば、不純物汚染４が成長酸化膜５に留
まらずにシリコン基板内部に拡散進行してしま
う。
一方第１図ｃは電気炉温度が低いが、雰囲気の
酸素に対して水素の混合比が十分大きく酸化速度
が大きい条件の場合で、不純物汚染４のシリコン
基板内部に拡散進行するより酸化速度のほうが速
いため成長酸化膜５内に不純物汚染を溜めること
ができる。第１図ｄは水溶液にて得られた酸化膜
をエツチング除去した後の形状を表わしたもので
ある。本実施例ではシリコンウエハー配置管内温
度を850℃で酸化雰囲気は酸素１容と水素１容で
25分酸化すると厚さ300Å程度の酸化膜が得られ、
酸化膜内でドライエツチング結晶損傷を溜め、そ
して弗酸水溶液例えば弗酸と水とを１：30の比で
混合した液で３〜４分エツチングすることによ
り、酸化膜をエツチング除去してシリコン表面が
再び露呈し特有の疎水性（水をはじく性質）が現
われ、ドライエツチングによる結晶欠陥はほとん
どなくなつていた。さらにシリコン表面に簿い酸
化膜をつけた状態でイオンマイクロアナライザー
（IMA）によつて不純物分布を測定すると、フツ
素や炭素は検出されず、もとの単結晶基板と同程
度の不純物濃度を示すことが確認された。
酸素に対して水素の混合比が十分大きく酸化速度
が大きい条件の場合で、不純物汚染４のシリコン
基板内部に拡散進行するより酸化速度のほうが速
いため成長酸化膜５内に不純物汚染を溜めること
ができる。第１図ｄは水溶液にて得られた酸化膜
をエツチング除去した後の形状を表わしたもので
ある。本実施例ではシリコンウエハー配置管内温
度を850℃で酸化雰囲気は酸素１容と水素１容で
25分酸化すると厚さ300Å程度の酸化膜が得られ、
酸化膜内でドライエツチング結晶損傷を溜め、そ
して弗酸水溶液例えば弗酸と水とを１：30の比で
混合した液で３〜４分エツチングすることによ
り、酸化膜をエツチング除去してシリコン表面が
再び露呈し特有の疎水性（水をはじく性質）が現
われ、ドライエツチングによる結晶欠陥はほとん
どなくなつていた。さらにシリコン表面に簿い酸
化膜をつけた状態でイオンマイクロアナライザー
（IMA）によつて不純物分布を測定すると、フツ
素や炭素は検出されず、もとの単結晶基板と同程
度の不純物濃度を示すことが確認された。
またこの実施例では酸化膜５を厚さ約300Å形
成したが、100Åでいど形成するだけでも効果が
ある。
成したが、100Åでいど形成するだけでも効果が
ある。
本発明の効果の一つとして次のことがある。第
１図で説明した工程が終了したあと選択性エピタ
キシヤル技術を用いることにより酸化膜２の開口
部にシリコン膜を成長すると、基板単結晶を種と
した欠陥のないエピタキシヤル膜を得ることがで
き、しかも寸法変化を生じない。
１図で説明した工程が終了したあと選択性エピタ
キシヤル技術を用いることにより酸化膜２の開口
部にシリコン膜を成長すると、基板単結晶を種と
した欠陥のないエピタキシヤル膜を得ることがで
き、しかも寸法変化を生じない。
また本発明は半導体装置のコンタクト領域の処
理に用いても大きな効果が得られる。例えばドラ
イエツチング法を使つて酸化膜等のエツチングを
行ない微細なコンタクト穴を形成した後で、本発
明を施すことにより配線金属と基板との間に良好
なオーム性接触を高い歩留りで得ることができ
る。さらに本発明は単結晶シリコン基板だけでな
くSOS（Silicon on Sapphire）やSOI（Silicon
on Insulator）の表面シリコン膜層の表面処理と
しても同様な効果が得られる。
理に用いても大きな効果が得られる。例えばドラ
イエツチング法を使つて酸化膜等のエツチングを
行ない微細なコンタクト穴を形成した後で、本発
明を施すことにより配線金属と基板との間に良好
なオーム性接触を高い歩留りで得ることができ
る。さらに本発明は単結晶シリコン基板だけでな
くSOS（Silicon on Sapphire）やSOI（Silicon
on Insulator）の表面シリコン膜層の表面処理と
しても同様な効果が得られる。
第１図ａ，ｂ，ｃ，ｄはドライエツチング法に
よりシリコン酸化膜をレジストマスクを用いてエ
ツチングする工程における基板の模式的断面図で
ある。図中１はシリコン基板，２は熱酸化膜，３
はレジストマスク，４はドライエツチング損傷領
域層，５は表面処理によつて形成した簿いシリコ
ン酸化膜層。
よりシリコン酸化膜をレジストマスクを用いてエ
ツチングする工程における基板の模式的断面図で
ある。図中１はシリコン基板，２は熱酸化膜，３
はレジストマスク，４はドライエツチング損傷領
域層，５は表面処理によつて形成した簿いシリコ
ン酸化膜層。
Claims (1)
- １ 少なくとも表面にシリコン単結晶層を備えた
基板上に形成したシリコン酸化膜もしくはシリコ
ン窒化膜もしくはその両者を弗化炭素を含むガス
を用いるドライエツチング法によつて前記シリコ
ン単結晶表面が露呈するまで選択的にエツチング
した後、酸素と水素を含む混合ガス雰囲気中であ
るいは高圧酸化法を用いて酸化膜を形成し、その
後この酸化膜をフツ酸を含む溶液でエツチング除
去することを特徴とした半導体層の表面処理方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18109683A JPS6074441A (ja) | 1983-09-29 | 1983-09-29 | 半導体層の表面処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18109683A JPS6074441A (ja) | 1983-09-29 | 1983-09-29 | 半導体層の表面処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074441A JPS6074441A (ja) | 1985-04-26 |
| JPH0410739B2 true JPH0410739B2 (ja) | 1992-02-26 |
Family
ID=16094758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18109683A Granted JPS6074441A (ja) | 1983-09-29 | 1983-09-29 | 半導体層の表面処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074441A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701998A (en) * | 1985-12-02 | 1987-10-27 | International Business Machines Corporation | Method for fabricating a bipolar transistor |
| US4897154A (en) * | 1986-07-03 | 1990-01-30 | International Business Machines Corporation | Post dry-etch cleaning method for restoring wafer properties |
| JP2736061B2 (ja) * | 1987-09-17 | 1998-04-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US4886765A (en) * | 1988-10-26 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making silicides by heating in oxygen to remove contamination |
-
1983
- 1983-09-29 JP JP18109683A patent/JPS6074441A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074441A (ja) | 1985-04-26 |
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