JPH04106796A - Voltage switching circuit and semiconductor memory - Google Patents
Voltage switching circuit and semiconductor memoryInfo
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- JPH04106796A JPH04106796A JP2224733A JP22473390A JPH04106796A JP H04106796 A JPH04106796 A JP H04106796A JP 2224733 A JP2224733 A JP 2224733A JP 22473390 A JP22473390 A JP 22473390A JP H04106796 A JPH04106796 A JP H04106796A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
２つの異なる電圧を切換えて供給する電圧切換回路およ
び当該電圧切換回路を内蔵する半導体記憶装置に係り、
特にＥ Ｆ ＲＯＭ （Ｅ：ａｓａｂＰ ＲＯＭ ）に
好適な電圧切換回路および半導体記憶装置に関し、
電圧切換用のＭＯ８Ｉ−ランジスタ、相互間に貫通電流
を流すことなく出力電圧の低下をきたさない電圧切換回
路を提供することを目的とし、第１電源電圧が一端に印
加される第１ＭＯＳトランジスタおよび前記第１電源電
圧とは異なる電圧値の第２電源電圧が一端に印加される
第２ＭＯＳＩ−ランジスタを有し、前記第１および第２
ＭＯＳトランジスタの各他端同士か共通接続されて出力
端とされ、前記第１および第２ＭＯＳトランジスタの各
ゲートに選択的にゲート信号を印加することにより前記
第１電源電圧および第２電源電圧のいずれかを切換え出
力するようにした電圧切換回路であって、前記第１ＭＯ
Ｓトランジスタをエンハンスメント型ＭＯ８）ランシス
タとし、前記第１ＭＯＳトランジスタのゲートに当該第
１ＭＯＳトランジスタの閾値電圧と前記第１電源電圧と
の加算電圧値以上の電圧を当該第１ＭＯＳトランジスタ
の選択時に供給する電圧供給手段を含むよう構成する。[Detailed Description of the Invention] [Summary] This invention relates to a voltage switching circuit that switches between and supplies two different voltages, and a semiconductor storage device incorporating the voltage switching circuit,
In particular, regarding voltage switching circuits and semiconductor storage devices suitable for E F ROM (E: asabP ROM), we have developed MO8I transistors for voltage switching, and voltage switching circuits that do not cause through-current to flow between them and do not cause a drop in output voltage. A first MOS transistor having a first power supply voltage applied to one end thereof and a second MOS transistor having a second power supply voltage having a voltage value different from the first power supply voltage applied to one end; Said first and second
The other ends of the MOS transistors are commonly connected to each other to serve as an output end, and by selectively applying a gate signal to each gate of the first and second MOS transistors, either of the first power supply voltage and the second power supply voltage can be adjusted. A voltage switching circuit configured to switch and output the first MO
The S transistor is an enhancement type MO8) run transistor, and a voltage is supplied to the gate of the first MOS transistor to supply a voltage equal to or higher than the sum voltage value of the threshold voltage of the first MOS transistor and the first power supply voltage when the first MOS transistor is selected. Construct to include means.
本発明は、２つの異なる電圧を切換えて供給する電圧切
換回路および当該電圧切換回路を内蔵する半導体記憶装
置に係り、特にＥＰＲＯＭ（Ｅｒａ＋≦ｂｉｔ ＦＲ
ＯＭ）に好適な電圧切換回路および半導体記憶装置に関
する。The present invention relates to a voltage switching circuit that switches and supplies two different voltages, and a semiconductor memory device incorporating the voltage switching circuit, and particularly relates to an EPROM (Era+≦bit FR
The present invention relates to a voltage switching circuit suitable for OM) and a semiconductor memory device.
ＥＰＲＯＭは、書込まれた内容を電気的に消去して再書
込み（以下、プログラム）することが可能なＲＯＭであ
る。ＥＰＲＯＭをプログラムするにはメモリセルのドレ
イン・ソース間に通常動作電圧（Ｖ ＝５Ｖ）よりも
高い電圧を印加する必Ｃ
要がある。この高電圧はプログラム電圧（Ｖｐｐ）と呼
ばれ、一般に、例えば１２５ｖ程度が用いられる。この
プログラム電圧（Ｖｐｐ）はプログラム時以外に加わる
ことはなく、通常の読圧し時には通常電源電圧（ＶＣＣ
）で動作する。また、プログラム時であっても、ベリフ
ァイ読出し等の動作を行う場合には、ＩＣの外部端子に
プログラム電圧（Ｖ ）が印加されていても内部では
通Ｐ
常電原電圧（Ｖ ｃｃ）の供給が必要となる場合があり
、このような場合にプログラム電圧ＣＶ ｐｐ）と通常
電源電圧（ｖｏｏ）を切換える電圧切換回路をＥＰＲＯ
ＭのＩＣチップ内に内蔵する必要がある。EPROM is a ROM in which written contents can be electrically erased and rewritten (hereinafter referred to as programming). To program an EPROM, it is necessary to apply a voltage higher than the normal operating voltage (V = 5V) between the drain and source of the memory cell. This high voltage is called a program voltage (Vpp), and generally, for example, about 125V is used. This program voltage (Vpp) is not applied except during programming, and during normal pressure reading, the normal power supply voltage (VCC) is applied.
) works. In addition, even during programming, when performing operations such as verify reading, even if the programming voltage (V) is applied to the external terminal of the IC, the internal voltage is not supplied with the normal voltage (Vcc). In such cases, a voltage switching circuit that switches between the program voltage CV pp) and the normal power supply voltage (voo) is installed in EPRO.
It is necessary to incorporate it into the M IC chip.
かかる電圧切換回路は、外部から供給されるプログラム
電圧（Ｖ ５）を損失なく内部に供給する必要かある。It is necessary for such a voltage switching circuit to internally supply a program voltage (V5) supplied from the outside without loss.
箪７図〜第９図に、第１の従来例を示す。 A first conventional example is shown in FIGS. 7 to 9.
この電圧切換回路は、プログラム電圧ｖ２１、通常電源
電圧Ｖ。０を切換えて出力するための２つのＭＯＳトラ
ンジスタＱ １Ｑ２を有しており、ソ−スＳが共通接続
されて選択信号Ｖｓｔ、■、２によりＭＯＳトランジス
タＱ、Ｑ２のゲート電圧ｖ６を制御することにより選択
的に出力電圧Ｖ を出力する回路である。ＭＯＳトラ
ンジスＵＴ
りＱ １Ｑ２は、共にデプレッション型のＭＯ８トラン
ジスタであり、動作上の通常電源電圧■。ｃ１閾値電圧
ｖ１−関係は
−Ｖｃｃ＜Ｖ、、’＜ＯＶ
で表わされる。ＭＯＳトランジスタＱ１のゲートＧに接
続されたレベル変換器４はＧＮＤ （ＯＶ）〜Ｖ 間の
振幅の信号をＧ Ｎ Ｄ−Ｖ ｐ ｐ １％’ｊの振幅
にＣＣ
変換する回路である。This voltage switching circuit has a program voltage V21 and a normal power supply voltage V. It has two MOS transistors Q1Q2 for switching and outputting 0, and the source S is commonly connected and the gate voltage v6 of the MOS transistors Q and Q2 is controlled by the selection signal Vst, 2, 2. This is a circuit that selectively outputs an output voltage V. Both MOS transistors UT RIQ 1 and Q2 are depletion type MO8 transistors, and the normal power supply voltage for operation is ■. The c1 threshold voltage v1-relationship is expressed as -Vcc<V, ,'<OV. The level converter 4 connected to the gate G of the MOS transistor Q1 is a circuit that CC-converts a signal with an amplitude between GND (OV) and V to an amplitude of GND-V p p 1%'j.
以上の構成において、第７図は出力電圧Ｖ。、Ｔとして
通常電源電圧ＶＣＣを選択して内部回路に供給する場合
を示している。この場合選択信号Ｖ、１は′″Ｌ“レベ
ル（ＧＮＤ） 、選択信号Ｖ Ｓ ２は“Ｈ”レベル（
Ｖ、。）で与えられる。このときＭＯＳトランジスタＱ
２がＯＮとなり、通常電源電圧Ｖ。０がＭＯＳトランジ
スタＱ２を通じて出力され、ｖ ＝ｖ となる。In the above configuration, FIG. 7 shows the output voltage V. , T selects the normal power supply voltage VCC and supplies it to the internal circuit. In this case, the selection signal V, 1 is at the ``L'' level (GND), and the selection signal V S 2 is at the ``H'' level (
V. ) is given by At this time, MOS transistor Q
2 is turned on, and the normal power supply voltage is V. 0 is output through the MOS transistor Q2, and v=v.
ＭｏＳトランジスタＱ１はＯＵＴ ＣＣ
ｖＧ＝ＧＮＤなのでＯＦＦであり、プログラム電圧ｖＰ
Ｐは出力されない。次に、第８図は出力電圧Ｖ とし
てプログラム電圧■１．を選択して内部ＵＴ
回路に供給する場合を示している。選択信号ＶＳｌはＨ
”レベル、選択信号Ｖｓ２は“Ｌ”レベルとする。この
とき、ＭｏＳトランジスタＱ１のゲートＧにゲート電圧
ｖ６としてプログラム電圧■ＰＰが印加されるので、Ｍ
ＯＳトランジスタＱ１はＯＮＳＭＯＳトランジスタＱ２
はＯＦＦであり、出力電圧■ としてプログラム電圧
ｖＰ、か出力ＵＴ
される。MoS transistor Q1 is OFF because OUT CC vG=GND, and the program voltage vP
P is not output. Next, FIG. 8 shows the program voltage (1) as the output voltage V. The figure shows the case where the UT is selected and supplied to the internal UT circuit. Selection signal VSl is H
” level, the selection signal Vs2 is set to the “L” level. At this time, since the program voltage PP is applied as the gate voltage v6 to the gate G of the MoS transistor Q1, the M
OS transistor Q1 is ONSMOS transistor Q2
is OFF, and the program voltage vP or UT is output as the output voltage.
上記第７図、第８図の回路の場合、プログラム電圧■
が通常電源電圧Ｖ。０より高い電圧であるＰＰ
ことが前提である。ところが、第９図に示すように、何
らかの原因によりプログラム電圧■ＰＰか通常電源電圧
Ｖ より低くなると（ＧＮＤ≦Ｖ ｐ ｐ ＜ＣＣ
ｖｃｏ）、ＭＯＳトランジスタＱ１がＯＦＦせず、第９
図に示すような経路で貫通電流工が流れるおそれがある
。プログラム電圧■ＰＰが通常電源電圧ｖｏＣより低く
なるような状態としては、例えば、プログラム電圧ｖＰ
Ｐ端子を他の機能の端子と兼用するようなピン配置とな
っているような場合に起りうる。このとき、ＭＯＳトラ
ンジスタＱ１はプログラム電圧ｖＰＰ側がソースＳ１出
力電圧■。ＵＴ側がドレインＤとなり、ゲート・ソース
間電圧Ｖ ｃ ｓ ハＶ ｐ ｐ ＆なり、Ｖ 、、＜
−Ｖ ＰＰ（７）場合にはＯＮ状態となる。貫通電流
■が流れることによる弊害は、ＭＯＳトランジスタＱ２
でのドレイン・ソース間電圧Ｖ の増大により出力電圧
■ がＯ３ＯＵＴ
低下し、さらには消費電力の増加を招来する状態となっ
て現われる。このようなことから、プログラム電圧■
が通常電源電圧■ＣＣより低くなる可Ｐ
能性かある場合には、ＭＯＳトランジスタＱ１としてデ
プレッション型を用いることはできない。In the case of the circuits shown in Figures 7 and 8 above, the program voltage ■
is the normal power supply voltage V. It is assumed that PP is a voltage higher than 0. However, as shown in FIG. 9, when the program voltage PP becomes lower than the normal power supply voltage V for some reason (GND≦V p p <CC vco), the MOS transistor Q1 does not turn off, and the ninth
There is a risk that the through current will flow through the path as shown in the figure. As a state where the program voltage ■PP becomes lower than the normal power supply voltage voC, for example, the program voltage vP
This can occur if the pin arrangement is such that the P terminal is also used as a terminal for another function. At this time, the program voltage vPP side of the MOS transistor Q1 is at the source S1 output voltage ■. The UT side becomes the drain D, and the gate-source voltage V c s becomes V p p &, V , , <
-V PP (7), it is in the ON state. The problem caused by the flow of through current ■ is that the MOS transistor Q2
Due to an increase in the drain-source voltage V at O3OUT, the output voltage O3OUT decreases, resulting in a state that further increases power consumption. Because of this, the program voltage
If there is a possibility that P becomes lower than the normal power supply voltage CC, a depletion type cannot be used as the MOS transistor Q1.
そこで、ＭＯＳトランジスタＱ１としてエンハンスメン
ト型を採用することが考えられる。Therefore, it is conceivable to adopt an enhancement type MOS transistor Q1.
第１０図に、エンハンスメント型のＭＯＳトランジスタ
Ｑ３を用いた例を示す。第１０図に示すように、Ｖ
＝Ｌ、Ｖｓ２＝Ｈとして、ＭＯＳトラｌ
ンジスタＱ に通常電源電圧■。０より低いプログラム
電圧Ｖ （ＧＮＤ≦ＶＰＰ＜ｖｃｃ）か加わったＰＰ
場合を考える。この場合、ＭＯＳトランジスタＱ３はエ
ンハンスメント型であるからその閾値電圧■ はＶ
＞ＱＶであり、ゲート電圧ｖＧがｔｈ １ｈ
ＧＮＤレベル（＝ ＯＶ）のときＭｏ５）ランジスタＱ
３はＯＦＦ状態となり、したかって貫通電流Ｉが流れる
ことはない。FIG. 10 shows an example using an enhancement type MOS transistor Q3. As shown in Figure 10, V
=L, Vs2=H, and the normal power supply voltage ■ to the MOS transistor Q. Consider the case where PP is applied with a program voltage V lower than 0 (GND≦VPP<vcc). In this case, since the MOS transistor Q3 is an enhancement type, its threshold voltage ■ is V
> QV, and when the gate voltage vG is th 1h GND level (= OV), Mo5) transistor Q
3 is in the OFF state, so that the through current I does not flow.
しかしなから、ＭＯＳトランジスタＱ、がＯＮするため
には、ＶＧｓ２：Ｖｌｌｌの条件を満たす必要があるた
め、出力電圧Ｖ は、
０じＴ
Ｖ＝Ｖ−Ｖ
ＯじＴ ＰＰ ｔｈの如くｖｌｂ分
だけ低下してしまうことが起る。この電圧の低下は、プ
ログラム電圧■ＰＰによる円滑なプログラム動作を妨げ
るおそれがある。この電圧低下を防止するために、ＭＯ
ＳトランジスタＱ の閾値電圧ｖ、ｈをＯｖに近い値に
調整することか考えられるが、製造バラツキがあるので
デプレッション化しないよう調整することは困難である
。However, in order for the MOS transistor Q to turn on, it is necessary to satisfy the condition of VGs2:Vlll, so the output voltage V is only equal to vlb, as shown in the following equation. It happens that it goes down. This voltage drop may disturb the smooth programming operation by the programming voltage PP. To prevent this voltage drop, MO
It is conceivable to adjust the threshold voltages v and h of the S transistor Q to values close to Ov, but due to manufacturing variations, it is difficult to adjust so as not to cause depletion.
本発明の目的は、電圧切換用のＭＯＳトランジスタ、相
互間に貫通側１を流すことなく出力電圧の低下をきたさ
ない電圧切換回路を提供することにある。An object of the present invention is to provide a voltage switching circuit that does not cause a drop in output voltage without causing a through-side 1 to flow between voltage switching MOS transistors.
上記課題を解決するために、本発明は、第１図に示すよ
うに、第１電源電圧ｖＰＰか一端りに印加される第１Ｍ
０８ｈランジスタＱ４および前記第１電源電圧■１．と
は異なる電圧値の第２電源電圧Ｖ、Ｃか一端りに印加さ
れる第２ＭＯＳトランジスタＱ−を有し、前記第１およ
び第２ＭＯＳトランジスタＱ、Ｑ、の各他端Ｓ同士か共
通接続されて出力端ＯＵＴとされ、前記第１および第２
ＭＯＳトランジスタＱ ＳＱ−の各ゲートに選択的に
ゲート信号を印加することにより前記第１電源電圧Ｖ
および第２電源電圧■ｃｏのいずれＰＰ
かを切換え出力するようにした電圧切換回路であって、
前記第１ＭＯＳトランジスタＱ４をエンハンスメント型
ＭＯＳトランジスタとし、前記第１ＭＯＳトランジスタ
Ｑ４のゲートＧに当該簗ｌＭＯＳトランジスタＱ の閾
値電圧Ｖ＋ｈと前記第１電源電圧Ｖ ｐ ｐ ｈの加算
電圧値以上の電圧を当該第１Ｍ０８ｈランジスタＱ４の
選択時に供給する電圧供給手段１００を含むよう構成す
る。In order to solve the above problems, the present invention provides a first power supply voltage vPP that is applied to one end of the first power supply voltage vPP, as shown in FIG.
08h transistor Q4 and the first power supply voltage ■1. A second MOS transistor Q- is applied to one end of a second power supply voltage V, C having a voltage value different from that of the second MOS transistor Q-, and the other ends S of the first and second MOS transistors Q, Q are commonly connected to each other. is used as the output terminal OUT, and the first and second
By selectively applying a gate signal to each gate of the MOS transistor QSQ-, the first power supply voltage V
and a second power supply voltage ■co, the voltage switching circuit switches and outputs which one of the voltages PP and PP,
The first MOS transistor Q4 is an enhancement type MOS transistor, and a voltage higher than the sum of the threshold voltage V+h of the first MOS transistor Q and the first power supply voltage V p h is applied to the gate G of the first MOS transistor Q4. It is configured to include voltage supply means 100 that supplies voltage when the 1M08h transistor Q4 is selected.
すなわち、本発明は、電圧切換用のＭＯＳトランジスタ
Ｑ４としてエンハンスメント型を用い、そのエンハンス
メント型ＭＯＳトランジスタＱ４のゲート電圧Ｖ をプ
ログラム電圧Ｖｐｐよりも高く （例えば、Ｖ ＞Ｖ
Ｐ、＋Ｖ５）なるようにしたものである。That is, in the present invention, an enhancement type MOS transistor Q4 is used as the voltage switching MOS transistor Q4, and the gate voltage V of the enhancement type MOS transistor Q4 is set higher than the program voltage Vpp (for example, V > V
P, +V5).
本発明によれば、第１電源電圧ｖ、Ｐを供給するＭＯ５
ｈラントランジスタエンハンスメント型とすることによ
り、ゲート・ソース間電圧■Ｇｓ＝０のときにＯＦＦ状
態を維持するようにしたので貫通電流Ｉの発生を防止で
きる。加えて、電圧供給手段１００によりＭＯＳトラン
ジスタＱ４のゲート電圧Ｖ。をプログラム電圧ｖ１．よ
りも高くしたため、当該ＭＯＳトランジスタＱ４で起る
閾値電圧■ 、分の電圧降下による出力電圧Ｖ の低
下＋ｖ ＯＵＴを防止で
きる。According to the invention, MO5 supplying the first power supply voltages v, P
By using the h-run transistor enhancement type, the OFF state is maintained when the gate-source voltage GS=0, so generation of the through current I can be prevented. In addition, the gate voltage V of the MOS transistor Q4 is supplied by the voltage supply means 100. program voltage v1. Since it is set higher than , it is possible to prevent the output voltage V from decreasing +v OUT due to the voltage drop by the threshold voltage .
次に、本発明の好適な実施例を図面に基ついて説明する
。Next, preferred embodiments of the present invention will be described with reference to the drawings.
第２図に本発明に係る電圧切換回路の一実施例を示す。FIG. 2 shows an embodiment of the voltage switching circuit according to the present invention.
第２図において、主回路１とレベル変換器４との間にス
イッチ回路３か介在され、かつ、主回路１とスイッチ回
路３との間に充電器２か接続されている。In FIG. 2, a switch circuit 3 is interposed between the main circuit 1 and the level converter 4, and a charger 2 is connected between the main circuit 1 and the switch circuit 3.
主回路１は、エンハンスメント型のＭＯＳトランジスタ
Ｑ４とＭＯ３！−ランンスタＱ５がソースＳ共通で接続
され、その接続点から出力電圧■ が出力されて内部
回路に供給されるように０シＴ
なっている。ＭｏＳトランジスタＱ４のトレインＤには
プログラム電圧Ｖ ＭＯＳトランジスタＰＰゝ
Ｑ−のドレインＤには通常電源電圧Ｖ。Ｃが供給される
。ＭＯ３ｈラントランジスタゲートＧには選択信号ｖ３
２か与えられる。ＭＯ８Ｉ−ランジスタＱ４のゲー１−
Ｇにスイッチ回路３および充電器２か接続され、このゲ
ートＧへのゲート電圧ＶｃによってＭＯ５ｈラントラン
ジスタＯＮ／○ＦＦ動作を行う。The main circuit 1 consists of enhancement type MOS transistors Q4 and MO3! - The run star Q5 is connected to the source S in common, and the output voltage is set at 0sT so that the output voltage is outputted from the connection point and supplied to the internal circuit. The program voltage V is applied to the train D of the MoS transistor Q4, and the normal power supply voltage V is applied to the drain D of the MOS transistor PP-Q-. C is supplied. A selection signal v3 is applied to the MO3h run transistor gate G.
2 is given. MO8I - Gate 1 of transistor Q4 -
A switch circuit 3 and a charger 2 are connected to the gate G, and the MO5h run transistor ON/FF operation is performed by the gate voltage Vc applied to the gate G.
充電器２およびスイッチ回路３は電圧供給手段１００を
構成する。充電器２はＭＯＳトランジスタを用いたＭＯ
Ｓキャパシタである。スイッチ回路３はスイッチＳＷＩ
、スイッチＳＷ２を有している。スイッチＳＷＩはＭＯ
５Ｉ−ランジスタＱ４のゲートＧとレベル変換器４との
間に介挿されている。スイッチＳＷ２は２接点切換型で
あり、第１接点Ｃには通常電源電圧ＶｃＣか供給され、
第２接点Ｃ１はＧＮＤに接地されている。これらのスイ
ッチＳＷＩ、スイッチＳＷ２はプログラム電圧ｖＰＰの
印加に同期したタイミングで外部から与えられる切換信
号ＳＥＬによってスイッチングされる。Charger 2 and switch circuit 3 constitute voltage supply means 100 . Charger 2 is an MO using MOS transistors.
It is an S capacitor. Switch circuit 3 is switch SWI
, and a switch SW2. Switch SWI is MO
5I--inserted between gate G of transistor Q4 and level converter 4; The switch SW2 is a two-contact switching type, and the first contact C is normally supplied with the power supply voltage VcC,
The second contact C1 is grounded to GND. These switches SWI and SW2 are switched by a switching signal SEL applied from the outside at a timing synchronized with the application of the program voltage vPP.
次に、策３図〜第５図を参照して動作を説明する。第３
図は出力電圧Ｖ として通常電源電圧ｔｌＴ
ｖｏｃを供給する場合を示している。この場合、■５１
＝Ｌ１ｖｓ２＝Ｈ１■ＰＰ＝ＧＮＤ１ｖｃｃ＝ｖｃｃが
与えられ、切換信号ＳＥＬにより５Ｗ１＝○Ｎ１５Ｗ２
はＧＮＤ側に設定される。このとき、ＭＯＳトランジス
タＱ はＯＮとなり、Ｖ Ｄ Ｓ ＝０なので出力電圧
ｖ ＝Ｖ が供給される。ｖ８１ＯＵＴ
ＣＣ
＝Ｌなのでレベル変換器４の出力はＧＮＤレベルであり
、閉じたスイッチＳＷ１を介してゲート電圧■ ＝ＧＮ
ＤかＭｏＳトランジスタＱ４のゲートＧに与えられる。Next, the operation will be explained with reference to Figures 3 to 5. Third
The figure shows a case where the normal power supply voltage tlT voc is supplied as the output voltage V . In this case, ■51
=L1vs2=H1■PP=GND1vcc=vcc is given, and the switching signal SEL makes 5W1=○N15W2
is set on the GND side. At this time, the MOS transistor Q is turned on, and since V D S =0, the output voltage v = V is supplied. v81OUT
Since CC = L, the output of the level converter 4 is at the GND level, and the gate voltage ■ = GN through the closed switch SW1.
D is applied to the gate G of MoS transistor Q4.
ゲート電圧Ｖ６＝ＧＮＤの場合、ＭＯＳトランジスタＱ
４はＯＦＦであり、貫通電流■が流れることなく、出力
電圧Ｖ としＯＵ丁
て通常電源電圧■。０か出力される。一方、このとき、
ゲート電圧ｖＧ＝ＧＮＤ、スイッチＳＷ２はＧＮＤ側な
のでキャパシタＣへのチャージはない。When gate voltage V6=GND, MOS transistor Q
4 is OFF, so no through current flows and the output voltage is V, which is the normal power supply voltage. 0 is output. On the other hand, at this time,
Since the gate voltage vG=GND and the switch SW2 is on the GND side, the capacitor C is not charged.
次に、第４図に示すように、Ｖ ＝Ｈ％ｖＳ２；Ｉ
Ｌ −Ｖ ｐ ｐ ＞ Ｖ ｃ ｃとした場合、Ｍｏ３
ｈランジスタＱ はＯＦＦであるが、Ｍｏ３）ランジス
タＱ４のゲート電圧■ には■ＰＰが与えられるのでＭ
ＯＳトランジスタＱ４はＯＮとなる。このとき、キャパ
シタＣには充電電流か流れプログラム電圧ＶＰＰ＆同じ
電圧がチャージされる。Next, as shown in FIG. 4, when V = H%vS2;
Although the h transistor Q is OFF, the gate voltage of the Mo3) transistor Q4 is given ■PP, so M
OS transistor Q4 is turned on. At this time, the capacitor C is charged with the charging current or the programming voltage VPP & the same voltage.
次に、第５図に示すように、切換信号ＳＥＬによってス
イッチ５Ｗ１＝ＯＦＦ、スイッチＳＷ’２を通常電源電
圧Ｖ。０側に切換えることにより、通常電源電圧ｖｃｃ
−スイッチ５Ｗ２−キャパシタＣ−ゲートＧの経路で充
放電電流か流れ、ゲート電圧ｖＧとしてそれまでキャパ
シタＣに充電された電圧Ｖ に■ を加えた電圧かゲー
ト電圧ＶＧとＰＰ ＣＣ
してゲートＧに加わることになる。このときのゲート電
圧■６は、
Ｖ ＝Ｖ ＋Ｖ （＞ＶＰＰ＋Ｖ、ｈ）Ｇ
ＰＰ ＣＣ
で表わされる。このように、高い電圧かゲート電圧Ｖｃ
として加わるため、ＭＯＳトランジスタＱ における閾
値電圧ＶＩｈ分の電圧降下かあったとしても、ｖＧＳ〉
ｖ＋ｂになるため、ａカミ圧■ としては、プログラ
ム電圧ＶＰＰとほぼ等しＵＴ
い電圧を供給することかできる。Next, as shown in FIG. 5, the switching signal SEL turns off the switch 5W1 and sets the switch SW'2 to the normal power supply voltage V. By switching to the 0 side, the normal power supply voltage vcc
A charging/discharging current flows in the path of - switch 5W2 - capacitor C - gate G, and the gate voltage vG is the voltage that is the sum of the voltage V that has been charged in the capacitor C up to that point, or the gate voltage VG and PP CC are applied to the gate G. I will be joining. The gate voltage ■6 at this time is V = V + V (> VPP + V, h) G
It is expressed as PP CC. In this way, the high voltage or the gate voltage Vc
Therefore, even if there is a voltage drop equal to the threshold voltage VIh in the MOS transistor Q, vGS〉
Since the voltage becomes v+b, it is possible to supply a voltage that is approximately equal to the program voltage VPP as the voltage a.
このようにして、ＭＯＳトランジスタＱ４、Ｑ２の同時
ＯＮによる貫通電流■の発生か防止さ◎
れ、かつ、Ｍｏ８ｈランジスタＱ４の閾値電圧■ 分の
電圧降下による出力電圧■ の低下か＋ｈ
ＯＵＴ防止され、必要にして充分
な圧力電圧Ｖ を供ＵＴ
給することかできる。In this way, the occurrence of through current ■ due to the simultaneous ON of MOS transistors Q4 and Q2 is prevented, and the output voltage ■ is decreased due to the voltage drop by the threshold voltage ■ of Mo8h transistor Q4.
OUT is prevented, and a necessary and sufficient pressure voltage V can be supplied.
次に、第６図に、第２図の電圧切換回路のトランジスタ
レベルの回路例を示す。図中、ＭＯＳトランジスタＱ
１Ｑ５は第２図と同してあり、キャパシタＣも同じであ
る。スイッチＳＷＩはＮ形のＭｏ８トランジスタＴ お
よびＴ２をプログラム電圧■ＰＰとＧＮＤ間に直列接続
し、そのトレインＤとソースＳとの接続点を出力端とし
てＭＯＳトランジスタＱ４のにゲートＧに接続して構成
されている。スイッチＳＷ２は、通常電源電圧ｖｃｃと
ＧＮＤ間にＰ形ＭＯ８トランジスタＴ、とＮ形ＭＯＳト
ランジスタＴ４をコンプリメンタリに接続したＣＭＯＳ
トランジスタて構成され、Ｔ３とＴ４の接続点がキャパ
シタＣの一端に接続されている。Next, FIG. 6 shows a transistor level circuit example of the voltage switching circuit of FIG. 2. In the figure, MOS transistor Q
1Q5 is the same as in FIG. 2, and the capacitor C is also the same. The switch SWI is constructed by connecting N-type Mo8 transistors T and T2 in series between the program voltage PP and GND, and connecting the connection point between the train D and the source S to the gate G of the MOS transistor Q4 as the output terminal. has been done. The switch SW2 is a CMOS in which a P-type MO8 transistor T and an N-type MOS transistor T4 are complementary connected between the normal power supply voltage Vcc and GND.
The connection point between T3 and T4 is connected to one end of a capacitor C.
レベル変換器４はＰＭＯＳトランジスタＴ２、Ｔ、を差
動接続し、プログラム電圧ＶＰＰを電源としてレベル変
換するようになっている。The level converter 4 has PMOS transistors T2 and T differentially connected, and uses the program voltage VPP as a power source to perform level conversion.
ＰＭＯ３Ｉ−ランシスタＴＴ およびｌＯゝ Ｉ
ＮＭＯ５）ランシスタＴＴ は切換信号１２ゝ １３
ＳＥＬによってレベル変換器４、スイッチＳＷＩおよび
スイッチＳＷ２を駆動するための回路を構成する。PMO3I-Runsistor TT and lOゝI NMO5) Runsistor TT constitute a circuit for driving the level converter 4, switch SWI, and switch SW2 by the switching signal 12ゝ13SEL.
第６図の動作は第３図〜第５図と同様なので説明を省略
する。The operation in FIG. 6 is similar to that in FIGS. 3 to 5, so the explanation will be omitted.
以上の通り、本発明によれば、第１電源電圧を供給する
ＭＯＳトラン／スタをエンハンスメント型とすることに
より、ゲート・ソース間電圧＝０のときにＯＦＦ状態を
維持するようにしたので貫通電流の発生を防止できる。As described above, according to the present invention, by making the MOS transistor/star that supplies the first power supply voltage an enhancement type, the OFF state is maintained when the gate-source voltage = 0, so that the through current can be prevented from occurring.
加えて、電圧供給手段によりＭＯＳ）ランジスタのゲー
ト電圧を第１電源電圧よりも高くしたため、当該ＭＯ８
）ランジスタで起る閾値電圧分の電圧降下による出力電
圧の低下を防止できる。In addition, since the gate voltage of the MOS transistor was made higher than the first power supply voltage by the voltage supply means, the MO8
) It is possible to prevent the output voltage from decreasing due to the voltage drop corresponding to the threshold voltage that occurs in the transistor.
第１図は本発明の原理説明図、
第２図は本発明の実施例の回路図、
第３図はｖ ＝Ｖ の場合の動作説明図、ＯＵＴ
ＣＣ
第４図はＶ ｐ ｐ ＞ Ｖ ｃ。の場合の動作説明図
、第５図は■６＝■、Ｐ÷■ｏｏの場合の動作説明図、
第６図は第２図の具体例の回路図、
第７図、第８図、第９図は第１の従来例の回路図、
第１０図、第１１図は第２の従来例の回路図である。
１００・・・電圧供給手段
１・・主回路
２・・・充電器
３・・・スイッチ回路
４・・・レベル変換器
Ｑ −、Ｑ ｓ Ｑ 、 Ｑ −ＭＯＳトラン
ジスタＩ ２ ３ ４
ｖＰＰ・・・プログラム電圧
ｖｃｃ・・・通常電源電圧
■ ・・・出力電圧
ＯＵＴ
Ｖ Ｓｖ ・・選択信号
Ｓｔ ５２
ｖＵｂ・・・閾値電圧
Ｖｏ・・ゲート電圧
ｖ６ｓ・・ゲート・ソース間電圧
ｖＤｓ・・・ドレイン・ソース間電圧
■・−貫通電流
Ｇ・・・ゲート
叶・ドレイン
Ｓ・・・ソース
ＳＷＩ・・・スイッチ
ＳＷ２・・・スイッチ
Ｃ・・・キヤパンク
Ｃ１・・・第１接点
Ｃ９・・・第２接点
ＥＬ
切換信号
％Ｐ才；電刑とFigure 1 is a diagram explaining the principle of the present invention, Figure 2 is a circuit diagram of an embodiment of the present invention, Figure 3 is a diagram explaining the operation when v = V, OUT
CC Figure 4 shows V p p > V c. An explanatory diagram of the operation in the case of , Figure 5 is an explanatory diagram of the operation in the case of ■6=■, P÷■oo,
Figure 6 is a circuit diagram of the specific example shown in Figure 2; Figures 7, 8, and 9 are circuit diagrams of the first conventional example; Figures 10 and 11 are circuit diagrams of the second conventional example. It is a diagram. 100...Voltage supply means 1...Main circuit 2...Charger 3...Switch circuit 4...Level converter Q-, QsQ, Q-MOS transistor I234vPP... Program voltage vcc... Normal power supply voltage ■... Output voltage OUT V Sv... Selection signal St 52 vUb... Threshold voltage Vo... Gate voltage v6s... Gate-source voltage vDs... Drain-source Voltage between ■ - Through current G... Gate leaf/drain S... Source SWI... Switch SW2... Switch C... Capacity C1... First contact C9... Second contact EL Switching signal %P; electric punishment and
Claims (1)
れる第１ＭＯＳトランジスタ（Ｑ＿４）および前記第１
電源電圧（Ｖ＿ｐ＿ｐ）とは異なる電圧値の第２電源電
圧（Ｖ＿ｃ＿ｃ）が一端（Ｄ）に印加される第２ＭＯＳ
トランジスタ（Ｑ＿５）を有し、前記第１および第２Ｍ
ＯＳトランジスタ（Ｑ＿４、Ｑ＿５）の各他端（Ｓ）同
士が共通接続されて出力端 （ＯＵＴ）とされ、前記第１および第２ＭＯＳトランジ
スタ（Ｑ＿４、Ｎ＿５）の各ゲートに選択的にゲート信
号を印加することにより前記第１電源電圧（Ｖ＿ｐ＿ｐ
）および第２電源電圧（Ｖ＿ｃ＿ｃ）のいずれかを切換
え出力するようにした電圧切換回路であって、 前記第１ＭＯＳトランジスタ（Ｑ＿４）をエンハンスメ
ント型ＭＯＳトランジスタとし、 前記第１ＭＯＳトランジスタ（Ｑ＿４）のゲート（Ｇ）
に当該第１ＭＯＳトランジスタ（Ｑ＿４）の閾値電圧（
Ｖ＿ｔ＿ｈ）と前記第１電源電圧（Ｖ＿ｐ＿ｐ）との加
算電圧値以上の電圧を当該第１ＭＯＳトランジスタ（Ｑ
＿４）の選択時に供給する電圧供給手段（１００）を含
むことを特徴とする電圧切換回路。 ２、請求項１記載の電圧切換回路において、電圧供給手
段（１００）は前記第１ＭＯＳトランジスタ（Ｑ＿４）
の非選択時に前記第１電源電圧（Ｖ＿ｐ＿ｐ）を充電す
るキャパシタ（Ｃ）と、前記第１ＭＯＳトランジスタ（
Ｑ＿４）の非選択時に前記第１電源電圧（Ｖ＿ｐ＿ｐ）
を前記キャパシタ（Ｃ）に供給し、かつ、前記第１ＭＯ
Ｓトランジスタ（Ｑ＿４）の選択時に前記キャパシタ（
Ｃ）の充電電圧（Ｖ＿ｐ＿ｐ）と前記第１ＭＯＳトラン
ジスタ（Ｑ＿４）の閾値電圧以上の電圧（Ｖ＿ｃ＿ｃ）
とを重畳して当該第１ＭＯＳトランジスタ（Ｑ＿４）の
ゲートに印加するスイッチ手段と、を含むことを特徴と
する電圧切換回路。 ３．プログラム時に通常動作時の電圧よりも高い電圧値
を有するプログラム電圧で動作するようにした半導体記
憶装置において、 プログラム電圧（Ｖ＿ｐ＿ｐ）がドレイン（Ｄ）に印加
される第１ＭＯＳトランジスタ（Ｑ＿４）、および前記
プログラム電圧（Ｖ＿ｐ＿ｐ）より低い通常電源電圧（
Ｖ＿ｃ＿ｃ）がドレインに印加される第２ＭＯＳトラン
ジスタ（Ｑ＿５）を有し、前記第１および第２のＭＯＳ
トランジスタ（Ｑ＿４、Ｑ＿５）の各ソース（Ｓ）同士
が共通接続されて出力端とされ、前記第１および第２Ｍ
ＯＳトランジスタ（Ｑ＿４、Ｑ＿５）の各ゲート（Ｇ）
に選択的にゲート信号を印加することにより、前記プロ
グラム電圧（Ｖ＿ｐ＿ｐ）および通常電源電圧（Ｖ＿ｃ
＿ｃ）を切換えて内部回路に供給する電圧切換回路を有
し、 前記第１ＭＯＳトランジスタ（Ｑ＿４）をエンハンスメ
ント型ＭＯＳトランジスタとし、 前記第１ＭＯＳトランジスタ（Ｑ＿４）のゲートに当該
第１ＭＯＳトランジスタ（Ｑ＿４）の閾値電圧（Ｖ＿ｔ
＿ｈ）と前記プログラム電圧（Ｖ＿ｐ＿ｐ）とを加え合
せた電圧値以上の電圧を当該第１ＭＯＳトランジスタの
選択時に供給する電圧供給手段を含むことを特徴とする
半導体記憶装置。[Claims] 1. A first MOS transistor (Q_4) to which a first power supply voltage (V_p_p) is applied to one end (D);
a second MOS to which a second power supply voltage (V_c_c) having a voltage value different from the power supply voltage (V_p_p) is applied to one end (D);
a transistor (Q_5), the first and second M
The other ends (S) of the OS transistors (Q_4, Q_5) are commonly connected to each other to serve as an output terminal (OUT), and a gate signal is selectively applied to each gate of the first and second MOS transistors (Q_4, N_5). By applying the first power supply voltage (V_p_p
) and a second power supply voltage (V_c_c), the first MOS transistor (Q_4) is an enhancement type MOS transistor, and the gate of the first MOS transistor (Q_4) ( G)
The threshold voltage (
V_t_h) and the first power supply voltage (V_p_p).
A voltage switching circuit characterized by comprising a voltage supply means (100) that supplies voltage when selecting _4). 2. In the voltage switching circuit according to claim 1, the voltage supply means (100) is the first MOS transistor (Q_4).
a capacitor (C) that charges the first power supply voltage (V_p_p) when the first MOS transistor (V_p_p) is not selected;
When Q_4) is not selected, the first power supply voltage (V_p_p)
is supplied to the capacitor (C), and the first MO
When selecting the S transistor (Q_4), the capacitor (
C) charging voltage (V_p_p) and a voltage (V_c_c) higher than the threshold voltage of the first MOS transistor (Q_4)
A voltage switching circuit characterized in that it includes a switch means for superimposing the voltage and applying the voltage to the gate of the first MOS transistor (Q_4). 3. In a semiconductor memory device that operates with a program voltage having a higher voltage value than a voltage during normal operation during programming, a first MOS transistor (Q_4) to which a program voltage (V_p_p) is applied to the drain (D); Normal power supply voltage (V_p_p) lower than program voltage (V_p_p)
V_c_c) is applied to the drain of the second MOS transistor (Q_5), and the first and second MOS
The sources (S) of the transistors (Q_4, Q_5) are commonly connected to each other as an output terminal, and the first and second M
Each gate (G) of the OS transistor (Q_4, Q_5)
By selectively applying a gate signal to the programming voltage (V_p_p) and the normal power supply voltage (V_c
the first MOS transistor (Q_4) is an enhancement type MOS transistor, and the gate of the first MOS transistor (Q_4) is connected to the threshold value of the first MOS transistor (Q_4). Voltage (V_t
_h) and the program voltage (V_p_p) when the first MOS transistor is selected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224733A JPH04106796A (en) | 1990-08-27 | 1990-08-27 | Voltage switching circuit and semiconductor memory |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2224733A JPH04106796A (en) | 1990-08-27 | 1990-08-27 | Voltage switching circuit and semiconductor memory |
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| Publication Number | Publication Date |
|---|---|
| JPH04106796A true JPH04106796A (en) | 1992-04-08 |
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ID=16818390
Family Applications (1)
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| JP2224733A Pending JPH04106796A (en) | 1990-08-27 | 1990-08-27 | Voltage switching circuit and semiconductor memory |
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| Country | Link |
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| JP (1) | JPH04106796A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837302A (en) * | 1993-11-30 | 1996-02-06 | Siliconix Inc | Bi-directional current blocking switch using mosfet and switching circuit and power supply selecting method using such switch |
| DE102008055956A1 (en) * | 2008-11-05 | 2010-05-06 | Continental Automotive Gmbh | Driver circuit for providing a load voltage |
-
1990
- 1990-08-27 JP JP2224733A patent/JPH04106796A/en active Pending
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| DE102008055956A1 (en) * | 2008-11-05 | 2010-05-06 | Continental Automotive Gmbh | Driver circuit for providing a load voltage |
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