JPH0410572A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置及びその製造方法に関し、
特に、コンタクト抵抗の低減、コンタクト部のエレクト
ロマイグレーション耐性及びストレスマイグレーション
耐性の向上並びに耐熱性の向上を図った配線構造を宵す
る半導体集積回路装置及びその製造方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device and a manufacturing method thereof;
In particular, the present invention relates to a semiconductor integrated circuit device having a wiring structure with reduced contact resistance, improved electromigration resistance and stress migration resistance of contact portions, and improved heat resistance, and a method for manufacturing the same.
［従来の技術］
第３図（ａ）乃至（Ｃ）は従来の半導体集積回路装置の
製造方法を工程順に示す断面図である。[Prior Art] FIGS. 3(a) to 3(C) are cross-sectional views showing a conventional method for manufacturing a semiconductor integrated circuit device in the order of steps.
先ず、第３図（ａ）に示すように、フォトリソグラフィ
、ドライエツチング、イオン注入、熱拡散及びＣＶＤ等
の既知の手法を使用して、半導体基板１の表面にＰ型又
はＮ型の拡散領域４を選択的に形成し、拡散領域４上に
厚さが例えば０．０５乃至０．２μｍのチタニウムケイ
化物層５を選択的に形成し、全面に膜厚が例えば０．５
乃至１．０μｍのシリコン酸化膜又はシリコン窒化膜等
からなる層間絶縁膜２を形成した後、チタニウムケイ化
物層Ｓ上の層間絶縁膜２にコンタクトホール３を形成す
る。First, as shown in FIG. 3(a), a P-type or N-type diffusion region is formed on the surface of the semiconductor substrate 1 using known techniques such as photolithography, dry etching, ion implantation, thermal diffusion, and CVD. A titanium silicide layer 5 having a thickness of, for example, 0.05 to 0.2 μm is selectively formed on the diffusion region 4, and a titanium silicide layer 5 having a thickness of, for example, 0.5 μm is formed on the entire surface.
After forming an interlayer insulating film 2 made of a silicon oxide film, a silicon nitride film, etc. with a thickness of 1.0 μm to 1.0 μm, a contact hole 3 is formed in the interlayer insulating film 2 on the titanium silicide layer S.
次に、第３図（ｂ）に示すように、スパッタリング法、
反応性スパッタリング法又はＣＶＤ法等の既知の手法を
使用して、全面にチタニウム−タングステン合金又は窒
化チタニウム等のバリアメタルを被着することにより、
膜厚が例えば０．１乃至０．３μｍの導電膜８（第１層
）を形成する。次いで、Ｄ、Ｃ，マグネトロンスパッタ
リング法により成膜パワーが２乃至１０ｋＷ、圧力が５
乃至２０ ｍＴｏｒｒの条件で、全面にアルミニウム又
はアルミニウム合金を被着することにより、膜厚が例え
ば０．５０乃至Ｉ、００μｍの導電膜９（第２層）を形
成する。この場合、前記アルミニウム合金にはシリコン
、銅又はパラジウム等の添加元素を最大で約５重量％含
有させる。Next, as shown in FIG. 3(b), sputtering method,
By depositing a barrier metal such as titanium-tungsten alloy or titanium nitride on the entire surface using known techniques such as reactive sputtering or CVD.
A conductive film 8 (first layer) having a film thickness of, for example, 0.1 to 0.3 μm is formed. Next, film formation power was 2 to 10 kW and pressure was 5 kW by D, C, magnetron sputtering method.
A conductive film 9 (second layer) having a thickness of, for example, 0.50 to 1,00 μm is formed by depositing aluminum or an aluminum alloy on the entire surface under conditions of 20 mTorr to 20 mTorr. In this case, the aluminum alloy may contain up to about 5% by weight of additional elements such as silicon, copper, or palladium.
次に、第３図（Ｃ）に示すように、既知の技術であるｇ
線又はｉ線を使用したフォトリングラフィ法、及びＢＣ
ｆ３、ＳＦｅ又はＣＦ４等をエツチングガスとして使用
したドライエツチング法により、導電膜８，９の不要部
分を選択的に除去することにより配線をパターン形成す
る。これにより、拡散領域４上に、チタニウムケイ化物
層５と導電Ｍ８と導電膜９からなる配線との積層構造が
形成される。Next, as shown in FIG. 3(C), g
Photophosphorography method using line or i-line, and BC
A wiring pattern is formed by selectively removing unnecessary portions of the conductive films 8 and 9 by a dry etching method using f3, SFe, CF4, or the like as an etching gas. As a result, a laminated structure of the titanium silicide layer 5, the conductive M8, and the wiring made of the conductive film 9 is formed on the diffusion region 4.
このように構成される従来の半導体集積回路装置におい
ては、チタニウムケイ化物層５は拡散層抵抗及びコンタ
クト抵抗を低減し、オーミック接合性を確保するために
設けられている。また、チタニウム−タングステン合金
又は窒化チタニウム等のバリアメタルからなる導電膜８
は、チタニウムケイ化物層５と導電膜９との反応を抑制
し、コンタクト部のエレクトロマイグレーション（Ｅ、
Ｍ、）及びストレスマイグレーション（Ｓ、Ｍ、）を抑
制すると共に、配線接続部の耐熱性を向上させるために
設けられている。更に、アルミニウム又は所定の元素を
添加したアルミニウム合金からなる導電膜９は、配線全
体の電気抵抗を低減するために設けられている。In the conventional semiconductor integrated circuit device configured in this manner, the titanium silicide layer 5 is provided to reduce the diffusion layer resistance and contact resistance and ensure ohmic contact. Further, a conductive film 8 made of a barrier metal such as a titanium-tungsten alloy or titanium nitride
suppresses the reaction between the titanium silicide layer 5 and the conductive film 9, and prevents electromigration (E,
M, ) and stress migration (S, M, ) are suppressed, and the heat resistance of the wiring connection portion is improved. Further, a conductive film 9 made of aluminum or an aluminum alloy added with a predetermined element is provided to reduce the electrical resistance of the entire wiring.
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体集積回路装置にお
いては、導電膜８の材料として使用されるタングステン
合金及び窒化チタニウムは、バリアメタルとして要求さ
れる低反応性及び低電気抵抗性の両特性を同時に満足す
ることが困難である。[Problems to be Solved by the Invention] However, in the conventional semiconductor integrated circuit device described above, the tungsten alloy and titanium nitride used as materials for the conductive film 8 do not have the low reactivity and low electricity required as a barrier metal. It is difficult to satisfy both characteristics of resistance at the same time.
このため、信頼性が高く、高性能の半導体集積回路装置
を得ることが困難であるという問題点がある。Therefore, there is a problem in that it is difficult to obtain a highly reliable and high-performance semiconductor integrated circuit device.
また、従来の半導体集積回路装置の製造方法においては
、全面にバリアメタルを堆積させることにより導電膜８
を形成するので、導電膜８はコンタクトホール３内のチ
タニウムケイ化物層５上にバリアメタルとして必要な膜
厚を確保する必要上、層間絶縁膜２上においては必要以
上に厚く形成されてしまう。このため、配線をパターン
形成する際のエツチング工程が困難になるという欠点も
ある。In addition, in the conventional manufacturing method of semiconductor integrated circuit devices, a conductive film 8 is deposited on the entire surface by depositing a barrier metal.
Therefore, the conductive film 8 is formed thicker than necessary on the interlayer insulating film 2 in order to ensure a film thickness necessary as a barrier metal on the titanium silicide layer 5 in the contact hole 3. For this reason, there is also the drawback that the etching process when forming wiring patterns becomes difficult.
本発明はかかる問題点に鑑みてなされたものであって、
電気的特性が優れていると共に、長期的信頼性が高い半
導体集積回路装置及びこの半導体集積回路装置を容易に
製造することができる製造方法を提供することを目的と
する。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a semiconductor integrated circuit device that has excellent electrical characteristics and high long-term reliability, and a manufacturing method that can easily manufacture this semiconductor integrated circuit device.
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、半導体基板上に設
けられた金属ケイ化物層と、この金属ケイ化物層上に設
けられたチタニウム層と、このチタニウム層上に設けら
れたチタニウムホウ化物層と、このチタニウムホウ化物
層上に設けられた単層又は複数層の導電膜からなる配線
とを有することを特徴とする。[Means for Solving the Problems] A semiconductor integrated circuit device according to the present invention includes a metal silicide layer provided on a semiconductor substrate, a titanium layer provided on the metal silicide layer, and a titanium layer provided on the titanium layer. It is characterized by having a titanium boride layer provided on the titanium boride layer, and a wiring made of a single layer or multiple layers of conductive film provided on the titanium boride layer.
また、本発明に係る半導体集積回路装置の製造方法は、
半導体基板上に層間絶縁膜を被着する工程と、この層間
絶縁膜を選択的に開口し露出した前記半導体基板上に金
属ケイ化物層を選択的に形成する工程と、この金属ケイ
化物層上にチタニウム層を選択的に形成する工程と、こ
のチタニウム層上にチタニウムホウ化物層を選択的に形
成する工程と、全面に導電膜を被着する工程と、前記導
電膜を選択的に除去することにより配線をパターン形成
する工程とを有することを特徴とする。Further, the method for manufacturing a semiconductor integrated circuit device according to the present invention includes:
a step of depositing an interlayer insulating film on a semiconductor substrate; a step of selectively opening the interlayer insulating film and selectively forming a metal silicide layer on the exposed semiconductor substrate; and a step of selectively forming a metal silicide layer on the exposed semiconductor substrate. selectively forming a titanium layer on the titanium layer, selectively forming a titanium boride layer on the titanium layer, depositing a conductive film over the entire surface, and selectively removing the conductive film. The method is characterized in that it has a step of patterning the wiring.
［作用コ
本発明においては、半導体基板の表面に配置された拡散
領域又は多結晶シリコン層等の上に、金属ケイ化物層と
、チタニウム層と、チタニウムホウ化物層と、単層又は
複数層の導電膜からなる配線とが形成されている。前記
金属ケイ化物層は、前記半導体基板の表面の拡散層抵抗
及びコンタクト抵抗を低減し、オーミック接合性を確保
するために設けられている。一方、前記チタニウムホウ
化物層は、従来からバリアメタルとして使用されている
タングステン系合金及び窒化チタニウム等に比して電気
抵抗が低く、融点が高く、化学的安定性が高いため、コ
ンタクト部におけるエレクトロマイクレージロン耐性及
びストレスマイグレーション耐性の向上を目的として設
けられている。[Operations] In the present invention, a metal silicide layer, a titanium layer, a titanium boride layer, and a single layer or multiple layers are formed on a diffusion region or a polycrystalline silicon layer disposed on the surface of a semiconductor substrate. A wiring made of a conductive film is formed. The metal silicide layer is provided to reduce diffusion layer resistance and contact resistance on the surface of the semiconductor substrate and to ensure ohmic contact. On the other hand, the titanium boride layer has lower electrical resistance, higher melting point, and higher chemical stability than tungsten-based alloys, titanium nitride, etc. that have been conventionally used as barrier metals, so it It is provided for the purpose of improving resistance to micresilon and stress migration.
そして、前記金属ケイ化物層と前記チタニウムホウ化物
層との間に前記チタニウム層を介在させることにより、
両者間の密着性が確保されている。By interposing the titanium layer between the metal silicide layer and the titanium boride layer,
Adhesion between the two is ensured.
また、前記チタニウム層はコンタクト抵抗を低減する作
用も有する。このように、前記半導体基板と前記導電膜
との間に前記金属ケイ化物層、前記チタニウム層及び前
記チタニウムホウ化物層からなる３層構造のバリア層が
設けられているため、前記半導体基板と前記導電膜と間
の反応を防止することかできると共に、配線の電気抵抗
を低減することができる。従って、本発明に係る半導体
集積回路装置は電気的特性が優れていると共に、長期的
信頼性が高い。The titanium layer also has the effect of reducing contact resistance. In this way, since the barrier layer having a three-layer structure consisting of the metal silicide layer, the titanium layer, and the titanium boride layer is provided between the semiconductor substrate and the conductive film, It is possible to prevent a reaction between the conductive film and the conductive film, and to reduce the electrical resistance of the wiring. Therefore, the semiconductor integrated circuit device according to the present invention has excellent electrical characteristics and high long-term reliability.
また、最上層の導電膜は、単層のもの又は複数の導電膜
を積層した積層構造のもののいずれを使用してもよい。Further, the uppermost conductive film may be either a single layer or a laminated structure in which a plurality of conductive films are laminated.
例えば、前記導電膜は、従来と同様にして、２層構造（
下層及び上層）にすることができる。この場合、下層と
してタングステン系合金又は窒化チタニウム等からなる
ものを使用し、上層としてアルミニウム合金等からなる
ものを使用すると、配線全体として、エレクトロマイグ
レーシジン及びストレスマイグレーシロン耐性の向上、
耐熱性の向上及び電気抵抗の低減を図ることができる。For example, the conductive film may have a two-layer structure (
lower layer and upper layer). In this case, if the lower layer is made of a tungsten alloy or titanium nitride, and the upper layer is made of an aluminum alloy, the overall wiring will have improved resistance to electromigration and stress migration.
It is possible to improve heat resistance and reduce electrical resistance.
一方、本発明方法においては、半導体基板上に層間絶縁
膜を被着し、この層間絶縁膜を選択的に開口し、露出し
た前記半導体基板上に金属ケイ化物層を選択的に形成し
た後に、この金属ケイ化物層上にチタニウム層及びチタ
ニウムホウ化物層を選択的に積層形成する。その後、全
面に導電膜を被着し、この導電膜を選択的に除去するこ
とにより配線をパターン形成する。このように、前記層
間絶縁膜の開口部内の前記半導体基板上に前記金属ケイ
化物層、前記チタニウム層及び前記チタニウムホウ化物
層を選択的に形成するため、前記導電膜は前記半導体基
板に対するバリア性を特に必要とせず、従来のように半
導体基板に対するバリア性を考慮して厚く形成する必要
がない。従って、全面に形成された前記導電膜を選択的
に除去することにより配線をパターン形成する際に前記
導電膜を容易に除去することができ、上述の如く優れた
半導体集積回路装置を容易に製造することができる。On the other hand, in the method of the present invention, after depositing an interlayer insulating film on a semiconductor substrate, selectively opening the interlayer insulating film, and selectively forming a metal silicide layer on the exposed semiconductor substrate, A titanium layer and a titanium boride layer are selectively laminated on the metal silicide layer. Thereafter, a conductive film is deposited on the entire surface, and the conductive film is selectively removed to form a wiring pattern. In this way, since the metal silicide layer, the titanium layer, and the titanium boride layer are selectively formed on the semiconductor substrate within the opening of the interlayer insulating film, the conductive film has a barrier property against the semiconductor substrate. is not particularly required, and there is no need to form it thickly in consideration of the barrier property against the semiconductor substrate as in the conventional case. Therefore, by selectively removing the conductive film formed on the entire surface, the conductive film can be easily removed when patterning wiring, and the excellent semiconductor integrated circuit device described above can be easily manufactured. can do.
また、本発明方法においては、半導体基板としてシリコ
ン基板を使用し、金属ケイ化物層としてチタニウムケイ
化物層を使用する場合、半導体基板上に層間絶縁膜を被
着し、この層間絶縁膜を選択的に開口し、露出した半導
体基板上にチタニウム層を選択的に形成した後に、前記
半導体基板と前記チタニウム層とを反応させることによ
り、前記半導体基板と前記チタニウム層との間にチタニ
ウムケイ化物層を設けることもできる。Furthermore, in the method of the present invention, when a silicon substrate is used as the semiconductor substrate and a titanium silicide layer is used as the metal silicide layer, an interlayer insulating film is deposited on the semiconductor substrate, and this interlayer insulating film is selectively After selectively forming a titanium layer on the exposed semiconductor substrate, a titanium silicide layer is formed between the semiconductor substrate and the titanium layer by reacting the semiconductor substrate and the titanium layer. It is also possible to provide one.
更に、チタニウムホウ化物層はチタニウム層を形成した
後に、このチタニウム層の表面をホウ化処理することに
より形成することもできる。Further, the titanium boride layer can also be formed by forming a titanium layer and then subjecting the surface of the titanium layer to a boriding treatment.
なお、本発明はＭＯＳ型又はバイポーラ型等の半導体集
積回路装置の種類に拘らず、配線層を有する全ての半導
体集積回路装置に適用できるということは勿論である。It goes without saying that the present invention is applicable to all semiconductor integrated circuit devices having wiring layers, regardless of the type of semiconductor integrated circuit device, such as MOS type or bipolar type.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体集積回路装置の製造方法を工程順に示す断面図で
ある。FIGS. 1(a) to 1(d) are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention in order of steps.
先ず、第１図（ａ）に示すように、フォトリングラフィ
、ドライエツチング、イオン注入、熱拡散及びＣＶＤ等
の既知の手法を使用して、半導体基板１の表面にＰ型又
はＮ型の拡散領域４を選択的に形成し、拡散領域４上に
厚さが例えば０．０５乃至０．３μｍのチタニウムケイ
化物層５を選択的に形成し、全面に膜厚が例えば０．５
乃至１．０μｍのシリコン酸化膜又はシリコン窒化膜等
からなる層間絶縁膜２を形成した後、チタニウムケイ化
物層Ｓ上の層間絶縁膜２にフンタクトホール３を開口す
る。First, as shown in FIG. 1(a), P-type or N-type diffusion is performed on the surface of the semiconductor substrate 1 using known techniques such as photolithography, dry etching, ion implantation, thermal diffusion, and CVD. A titanium silicide layer 5 having a thickness of, for example, 0.05 to 0.3 μm is selectively formed on the diffusion region 4, and a titanium silicide layer 5 having a thickness of, for example, 0.5 μm is formed on the entire surface.
After forming an interlayer insulating film 2 made of a silicon oxide film, a silicon nitride film, etc. with a thickness of 1.0 μm to 1.0 μm, a hole 3 is opened in the interlayer insulating film 2 on the titanium silicide layer S.
次に、第１図（ｂ）に示すように、既知の技術であるり
、Ｃ，マグネトロンスパッタリング法により成膜パワー
が１乃至１０ｋＷ、成膜圧力が５乃至３０ｍＴｏｒｒの
条件で、全面に膜厚が例えば０．０５乃至０．３０μｍ
のチタニウム層６を被着する。次に、フォトレジスト膜
又は有機平坦化剤を使用したエツチングバック法により
チタニウム層６を選択的に除去することにより、コンタ
クトホール３内（チタニウムケイ化物層５上も含む）に
のみチタニウム層６を残留させる。次に、Ｂ又はＢＦ２
をソースとしたイオン注入法により、注入エネルギーが
３０乃至９０ ｋｅｙ１注大イオン量がｌＸｌ０”乃至
５×１０１９個／ｃｍ３、注入角度が０乃至数度（注入
角度は注入面に対して垂直の方向に対する傾斜角度であ
る）の条件にて、チタニウム層６の表面にホウ素イオン
を注入する。即ち、チタニウム層６の表面をホウ化処理
する。このようにしてチタニウム層６にホウ素イオンを
注入すると、低温での非平衡反応が起こるため、熱処理
を施さなくてもチタニウム層６の表面にチタニウムホウ
化物層７が形成される。このチタニウムホウ化物層７は
ＴｉＢ２という組成を有し、化学的に極めて安定してい
ると共に、比抵抗が数μΩ・ｃｉＩと低い。例えば、ホ
ウ素イオンの注入角度を０度（注入面に垂直）とした場
合、チタニウムホウ化物層７はコンタクトホール３の底
部にのみ形成され、拡散領域４上にはチタニウムケイ化
物層５、チタニウム層６及びチタニウムホウ化物層７か
らなる３層構造が形成される。その後、非酸化雰囲気中
で例えば約３００乃至４００℃に加熱して熱処理するこ
とにより、チタニウムホウ化物層７を安定化させる。Next, as shown in FIG. 1(b), a film is deposited on the entire surface using a known technique or by C magnetron sputtering under conditions of a film forming power of 1 to 10 kW and a film forming pressure of 5 to 30 mTorr. For example, 0.05 to 0.30 μm
A layer of titanium 6 is deposited. Next, by selectively removing the titanium layer 6 by an etching back method using a photoresist film or an organic planarizing agent, the titanium layer 6 is removed only within the contact hole 3 (including on the titanium silicide layer 5). Let it remain. Next, B or BF2
By using the ion implantation method using a Boron ions are implanted into the surface of the titanium layer 6 under the conditions of (the angle of inclination to Since a non-equilibrium reaction occurs at low temperatures, a titanium boride layer 7 is formed on the surface of the titanium layer 6 without heat treatment.This titanium boride layer 7 has a composition of TiB2 and is chemically extremely It is stable and has a low specific resistance of several μΩ·ciI.For example, when the boron ion implantation angle is 0 degrees (perpendicular to the implantation surface), the titanium boride layer 7 is formed only at the bottom of the contact hole 3. A three-layer structure consisting of a titanium silicide layer 5, a titanium layer 6, and a titanium boride layer 7 is formed on the diffusion region 4. Thereafter, it is heated to about 300 to 400° C. in a non-oxidizing atmosphere. The heat treatment stabilizes the titanium boride layer 7.
なお、チタニウムホウ化物層７の厚さは上述のイオン注
入エネルギー、注入イオン量、注入角度及び熱処理条件
により異なるため、個々の半導体集積回路装置について
個別的に最適条件を設定すればよい。また、チタニウム
ホウ化物層７は、全面にチタニウムホウ化物層７を被着
した後、このチタニウムホウ化物層７を選択的に除去し
てチタニウム層θ上にのみこれを残留させることにより
形成することもできる。Note that since the thickness of the titanium boride layer 7 varies depending on the above-mentioned ion implantation energy, amount of implanted ions, implantation angle, and heat treatment conditions, optimum conditions may be set individually for each semiconductor integrated circuit device. Further, the titanium boride layer 7 can be formed by depositing the titanium boride layer 7 on the entire surface and then selectively removing the titanium boride layer 7 so that it remains only on the titanium layer θ. You can also do it.
次に、第１図（Ｃ）に示すように、Ｄ、Ｃ，マグネトロ
ンスパッタリング法又は反応性スパッタリング法等の既
知の手法により、成膜パワーが１乃至１０に！、成膜圧
力が５乃至３０ ｍＴｏｒｒの条件にて、全面にタング
ステン、チタニウム−タングステン合金又は窒化チタニ
ウム等を被着することにより、膜厚が例えば約０．１μ
ｍの導電膜８（第１層）を形成する。次いで、Ｄ、Ｃ，
マグネトロンスパッタリング法により、成膜パワーが２
乃至１０に！、成膜圧力が５乃至３０ ｍＴｏｒｒの条
件にて、全面にアルミニウム合金を被着することにより
、膜厚が例えば０．５乃至１．０μｍの導電膜９（第２
層）を形成する。この場合、前記アルミニウム合金には
シリコン、銅又はパラジウム等のようにエレクトロマイ
グレーション及びストレスマイグレーションを抑制する
効果を有する添加元素を最大で約５重量％含有させる。Next, as shown in FIG. 1(C), the film-forming power is increased from 1 to 10 using known methods such as D, C, magnetron sputtering, or reactive sputtering. By depositing tungsten, titanium-tungsten alloy, titanium nitride, etc. on the entire surface at a film-forming pressure of 5 to 30 mTorr, the film thickness is, for example, approximately 0.1 μm.
A conductive film 8 (first layer) of m is formed. Then D, C,
Deposition power is 2 by magnetron sputtering method.
From 10 to 10! The conductive film 9 (second layer) having a film thickness of, for example, 0.5 to 1.0 μm is formed by depositing an aluminum alloy on the entire surface at a film forming pressure of 5 to 30 mTorr.
layer). In this case, the aluminum alloy contains up to about 5% by weight of an additive element such as silicon, copper, or palladium that has the effect of suppressing electromigration and stress migration.
次に、第１図（ｄ）に示すように、ｇ線又はｉ線を使用
したフォトリソグラフィ技術、及びＢＣノ。、ＳＦ６又
はＣＦ ４等をエツチングガスとして使用したドライエ
ツチング法により、導電膜８及び導電膜９の不要部分を
選択的に除去することにより配線をパターン形成する。Next, as shown in FIG. 1(d), a photolithography technique using g-line or i-line, and BC photolithography. , SF6, CF4, or the like as an etching gas, unnecessary portions of the conductive films 8 and 9 are selectively removed to form wiring patterns.
このように構成される半導体集積回路装置においては、
拡散領域４上にチタニウムケイ化物層５とチタニウム層
６とチタニウムホウ化物層７と導電膜８及び導電膜９か
らなる配線との積層構造が形成されている。チタニウム
ケイ化物層５は拡散層抵抗及びコンタクト抵抗を低減し
、オーミック接合性を確保するために設けられている。In the semiconductor integrated circuit device configured in this way,
A laminated structure of a titanium silicide layer 5 , a titanium layer 6 , a titanium boride layer 7 , and a wiring made of a conductive film 8 and a conductive film 9 is formed on the diffusion region 4 . The titanium silicide layer 5 is provided to reduce diffusion layer resistance and contact resistance and ensure ohmic contact.
一方、チタニウムホウ化物層７は、従来からバリアメタ
ルとして使用されているタングステン系合金及び窒化チ
タニウム等に比して電気抵抗が低く、融点が高く、化学
的安定性が高いため、コンタクト部におけるエレクトロ
マイグレーション耐性及びストレスマイグレーション耐
性の向上を目的として設けられている。そして、チタニ
ウムケイ化物層５とチタニウムホウ化物層７との間にチ
タニウム層６を介在させることにより、両者間の密着性
が確保されている。また、チタニウム層６はコンタクト
抵抗を低減する作用も有する。最上層の導電膜としては
、従来と同様にして、導電膜８及び導電膜９が設けられ
ている。導電膜８はタングステン系合金又は窒化チタニ
ウム等により構成されていて、配線全体のエレクトロマ
イグレーシロン及びストレスマイグレーション耐性を向
上させると共に、配線全体の耐熱性を向上させるために
設けられている。導電膜９は所定の元素を添加したアル
ミニウム合金により構成されていて、配線全体のエレク
トロマイグレーシロン及びストレスマイグレーション耐
性を向上させると共に、配線全体の電気抵抗を低減する
ために設けられている。On the other hand, the titanium boride layer 7 has lower electrical resistance, higher melting point, and higher chemical stability than tungsten-based alloys, titanium nitride, etc. that have been conventionally used as barrier metals, so it This is provided for the purpose of improving migration resistance and stress migration resistance. By interposing the titanium layer 6 between the titanium silicide layer 5 and the titanium boride layer 7, the adhesion between them is ensured. Furthermore, the titanium layer 6 also has the effect of reducing contact resistance. As the uppermost conductive film, a conductive film 8 and a conductive film 9 are provided as in the conventional case. The conductive film 8 is made of a tungsten alloy, titanium nitride, or the like, and is provided to improve the electromigration resistance and stress migration resistance of the entire wiring, as well as the heat resistance of the entire wiring. The conductive film 9 is made of an aluminum alloy to which a predetermined element is added, and is provided to improve the electromigration resistance and stress migration resistance of the entire wiring, and to reduce the electrical resistance of the entire wiring.
このように、本実施例においては、拡散領域４と導電膜
８との間にチタニウムケイ化物層５、チタニウム層６及
びチタニウムホウ化物層７からなる３層構造のバリア層
が設けられているため、拡散領域４と導電膜８ど間の反
応を防止することができると共に、配線層の電気抵抗を
低減することができる。従って、本実施例に係る半導体
集積回路装置は電気的特性が優れていると共に、長期的
信頼性が高い。As described above, in this embodiment, a barrier layer having a three-layer structure consisting of the titanium silicide layer 5, the titanium layer 6, and the titanium boride layer 7 is provided between the diffusion region 4 and the conductive film 8. , it is possible to prevent a reaction between the diffusion region 4 and the conductive film 8, and to reduce the electrical resistance of the wiring layer. Therefore, the semiconductor integrated circuit device according to this embodiment has excellent electrical characteristics and high long-term reliability.
また、本実施例方法においては、コンタクトホール３内
の拡散領域４上にチタニウムケイ化物層５、チタニウム
層６及びチタニウムホウ化物層７を選択的に積層形成し
た後に、全面に導電膜８゜９を積層形成する。このよう
に拡散領域４上にチタニウムケイ化物層５、チタニウム
層６及びチタニウムホウ化物層７を形成するため、導電
膜８は拡散領域４に対するバリア性を特に必要とせず、
従来のように厚く形成する必要がない。従って、全面に
形成された導電膜８，９を選択的に除去して配線をパタ
ーン形成する際に、エツチング等により導電膜８を容易
に除去することができ、上述の如く優れた半導体集積回
路装置を容易に製造することができる。In addition, in the method of this embodiment, after the titanium silicide layer 5, the titanium layer 6, and the titanium boride layer 7 are selectively laminated on the diffusion region 4 in the contact hole 3, a conductive film 8°9 is formed on the entire surface. Laminated and formed. Since the titanium silicide layer 5, titanium layer 6, and titanium boride layer 7 are formed on the diffusion region 4 in this way, the conductive film 8 does not particularly need barrier properties against the diffusion region 4.
There is no need to form it thickly as in the conventional case. Therefore, when the conductive films 8 and 9 formed on the entire surface are selectively removed to form a wiring pattern, the conductive film 8 can be easily removed by etching or the like, resulting in an excellent semiconductor integrated circuit as described above. The device can be easily manufactured.
第２図（ａ）乃至（ｄ）は本発明の第２の実施例に係る
半導体集積回路装置の製造方法を工程順に示す断面図で
ある。FIGS. 2(a) to 2(d) are cross-sectional views showing a method of manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention in order of steps.
先ず、第２図（ａ）に示すように、多結晶シリコン層１
０上にシリコン酸化膜又はシリコン窒化膜からなる層間
絶縁膜２を被着した後に、既知の技術を使用して、バイ
ポーラトランジスタのエミッタ引出部分の層間絶縁膜２
にコンタクトホール３を開口する。このコンタクトホー
ル３が層間接続部となる。次に、Ｄ、Ｃ，マグネトロン
スパッタリング法により成膜パワーが２乃至ｔＯｋＬ成
膜圧力が５乃至３０ ｍＴｏｒｒの条件で、全面に膜厚
が例えば０、ＩＯ乃至０．４０μｍのチタニウム層６を
堆積させる。First, as shown in FIG. 2(a), a polycrystalline silicon layer 1 is formed.
After depositing an interlayer insulating film 2 made of a silicon oxide film or a silicon nitride film on 0, using a known technique, the interlayer insulating film 2 of the emitter lead-out portion of the bipolar transistor is deposited.
Contact hole 3 is opened in . This contact hole 3 becomes an interlayer connection portion. Next, a titanium layer 6 having a film thickness of 0.IO to 0.40 μm, for example, is deposited on the entire surface by the D, C, magnetron sputtering method under conditions of a deposition power of 2 to tOk and a deposition pressure of 5 to 30 mTorr. .
次に、実施例１と同様にして、エツチングバック法によ
りチタニウム層６を選択的に除去することにより、コン
タクトホール３内（多結晶シリコン層１０上も含む）に
のみチタニウム層６を残留させる。次いで、石英炉及び
ランプアニーラ−等を使用して、非酸化性雰囲気中で４
００乃至６００°Ｃに加熱することにより熱処理を行な
い、多結晶シリコン層１０とチタニウム層６とを反応さ
せて両者の界面に厚さが０．０５乃至０．２０μｍのチ
タニウムケイ化物層５を形成する。Next, in the same manner as in Example 1, the titanium layer 6 is selectively removed by an etching back method, thereby leaving the titanium layer 6 only in the contact hole 3 (including on the polycrystalline silicon layer 10). Then, using a quartz furnace, a lamp annealer, etc., the
A heat treatment is performed by heating to 0.00 to 600° C., and the polycrystalline silicon layer 10 and titanium layer 6 are reacted to form a titanium silicide layer 5 having a thickness of 0.05 to 0.20 μm at the interface between the two. do.
次に、第２図（ｂ）に示すように、Ｂ２Ｈ８をホウ化ガ
スとした低圧プラズマホウ化法により、例えば成膜パワ
ーが０．２乃至１に！、成膜圧力が２０乃至５００ ｍ
Ｔｏｒｒの条件でチタニウム層６の表面のみをホウ化処
理することにより、厚さが０．０５乃至０．２０μｍで
あってＴ ｉ Ｂ ２の組成を有するチタニウムホウ化
物層７を形成する。Next, as shown in FIG. 2(b), by using a low-pressure plasma boriding method using B2H8 as a boriding gas, the film forming power was reduced to 0.2 to 1, for example! , film forming pressure is 20 to 500 m
By boriding only the surface of the titanium layer 6 under Torr conditions, a titanium boride layer 7 having a thickness of 0.05 to 0.20 μm and a composition of T i B 2 is formed.
次に、第２図（Ｃ）に示すように、Ｄ、Ｃ，マグネトロ
ンスパッタリング法又は反応性スパッタリング法等の既
知の手法により、成膜パワーが２乃至１０ｋＷ１成膜圧
力が５乃至３０ ｍＴｏｒｒの条件にて、全面にタング
ステン、チタニウム−タングステン合金又は窒化チタニ
ウム等を被着することにより、膜厚が例えば約０．１０
μｍの導電膜８（第１層）を形成する。次いで、Ｄ、Ｃ
，マグネトロンスパッタリング法により、成膜パワーが
２乃至１０ｋＷ１成膜圧力が５乃至３０ ｍＴｏｒｒの
条件にて、全面にアルミニウム合金を被着することによ
り、膜厚が例えば０．５乃至１．０μｍの導電膜９（第
２層）を形成する。前記アルミニウム合金にはシリコン
、銅又はパラジウム等のようにエレクトロマイグレーシ
ョン及びストレスマイグレーションを抑制する効果を有
する添加元素を最大で約５重量％含有させる。Next, as shown in FIG. 2(C), a known method such as D, C, magnetron sputtering method or reactive sputtering method is used under the conditions that the film-forming power is 2 to 10 kW and the film-forming pressure is 5 to 30 mTorr. By depositing tungsten, titanium-tungsten alloy, titanium nitride, etc. on the entire surface, the film thickness is, for example, about 0.10.
A conductive film 8 (first layer) having a thickness of μm is formed. Then D, C
By depositing an aluminum alloy on the entire surface using the magnetron sputtering method under conditions of a film formation power of 2 to 10 kW and a film formation pressure of 5 to 30 mTorr, a conductive film with a film thickness of, for example, 0.5 to 1.0 μm is formed. A film 9 (second layer) is formed. The aluminum alloy may contain up to about 5% by weight of an additive element, such as silicon, copper, or palladium, which has the effect of suppressing electromigration and stress migration.
次に、第２図（ｄ）に示すように、ｇ線又はｉ線を使用
したフォトリングラフィ技術、及びＢＣｌ３、Ｓｒ１又
はＣＦ ４等をエツチングガスとして使用したドライエ
ツチング法により、導電Ｍ８及び導電膜９の不要部分を
選択的に除去することにより配線をパターン形成する。Next, as shown in FIG. 2(d), the conductive M8 and the conductive M8 are etched by a photolithography technique using g-line or i-line and a dry etching method using BCl3, Sr1, CF4, etc. as an etching gas. Wiring patterns are formed by selectively removing unnecessary portions of the film 9.
本実施例方法においては、チタニウムケイ化物層５は多
結晶シリコン層１０とチタニウム層６とを反応させるこ
とにより両者の界面に形成されており、第１の実施例と
同様にして、電気的特性が優れていると共に、長期的信
頼性が高い半導体集積回路装置を容易に製造することが
できる。In the method of this embodiment, the titanium silicide layer 5 is formed at the interface between the polycrystalline silicon layer 10 and the titanium layer 6 by reacting them, and the electrical properties are Accordingly, it is possible to easily manufacture a semiconductor integrated circuit device that has excellent performance and long-term reliability.
［発明の効果コ
以上説明したように、本発明に係る半導体集積回路装置
によれば、半導体基板上に設けられた金属ケイ化物層と
、この金属ケイ化物層上に設けられたチタニウム層と、
このチタニウム層上に設けられたチタニウムホウ化物層
とからなる積層構造体の上に、単層又は複数層の導電膜
からなる配線を設けたから、前記半導体基板と前記導電
膜と間の反応を防止することができると共に、配線の電
気抵抗を低減することができる。従って、本発明の半導
体集積回路装置は電気的特性が優れていると共に、長期
的信頼性が高い。[Effects of the Invention] As explained above, according to the semiconductor integrated circuit device according to the present invention, the metal silicide layer provided on the semiconductor substrate, the titanium layer provided on the metal silicide layer,
Since the wiring made of a single layer or multiple layers of conductive film is provided on the laminated structure made of the titanium boride layer provided on the titanium layer, reaction between the semiconductor substrate and the conductive film is prevented. At the same time, the electrical resistance of the wiring can be reduced. Therefore, the semiconductor integrated circuit device of the present invention has excellent electrical characteristics and high long-term reliability.
また、本発明方法によれば、半導体基板上に層間絶縁膜
を被着し、この層間絶縁膜を選択的に開口し、露出した
前記半導体基板上に金属ケイ化物層、チタニウム層及び
チタニウムホウ化物層を選択的に積層形成した後に、全
面に導電膜を被着し、この導電膜を選択的に除去するこ
とにより配線をパターン形成するから、前記導電膜は前
記半導体基板に対するバリア性を特に必要とせず、従来
のように厚く形成する必要がない。従って、前記導電膜
を容易に除去することができ、上述の如く優れた半導体
集積回路装置を容易に製造することができる。Further, according to the method of the present invention, an interlayer insulating film is deposited on a semiconductor substrate, the interlayer insulating film is selectively opened, and a metal silicide layer, a titanium layer, and a titanium boride layer are formed on the exposed semiconductor substrate. After the layers are selectively laminated, a conductive film is deposited on the entire surface and the conductive film is selectively removed to form a wiring pattern, so the conductive film particularly needs to have barrier properties against the semiconductor substrate. There is no need to form it as thick as in the past. Therefore, the conductive film can be easily removed, and the excellent semiconductor integrated circuit device described above can be easily manufactured.
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体集積回路装置の製造方法を工程順に示す断面図、
第２図（ａ）乃至（ｃｌ）は本発明の第２の実施例に係
る半導体集積回路装置の製造方法を工程順に示す断面図
、第３図（ａ）乃至（Ｃ）は従来の半導体集積回路装置
の製造方法を工程順に示す断面図である。
１；半導体基板、２；層間絶縁膜、３；コンタクトホー
ル、４；拡散領域、５；チタニウムケイ化物層、６；チ
タニウム層、７；チタニウムホウ化物層、８，９；導電
膜、１０；多結晶シリコン層FIGS. 1(a) to 1(d) are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention in order of steps;
FIGS. 2(a) to (cl) are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention in order of steps, and FIGS. 3(a) to (C) are cross-sectional views of conventional semiconductor integrated circuit devices FIG. 3 is a cross-sectional view showing a method for manufacturing a circuit device in order of steps. 1; Semiconductor substrate, 2; Interlayer insulating film, 3; Contact hole, 4; Diffusion region, 5; Titanium silicide layer, 6; Titanium layer, 7; Titanium boride layer, 8, 9; Conductive film, 10; crystalline silicon layer
Claims (4)
の金属ケイ化物層上に設けられたチタニウム層と、この
チタニウム層上に設けられたチタニウムホウ化物層と、
このチタニウムホウ化物層上に設けられた単層又は複数
層の導電膜からなる配線とを有することを特徴とする半
導体集積回路装置。(1) a metal silicide layer provided on a semiconductor substrate, a titanium layer provided on the metal silicide layer, and a titanium boride layer provided on the titanium layer;
A semiconductor integrated circuit device comprising a wiring made of a single layer or multiple layers of conductive films provided on the titanium boride layer.
の層間絶縁膜を選択的に開口し露出した前記半導体基板
上に金属ケイ化物層を選択的に形成する工程と、この金
属ケイ化物層上にチタニウム層を選択的に形成する工程
と、このチタニウム層上にチタニウムホウ化物層を選択
的に形成する工程と、全面に導電膜を被着する工程と、
前記導電膜を選択的に除去することにより配線をパター
ン形成する工程とを有することを特徴とする半導体集積
回路装置の製造方法。(2) a step of depositing an interlayer insulating film on a semiconductor substrate; a step of selectively opening the interlayer insulating film and selectively forming a metal silicide layer on the exposed semiconductor substrate; selectively forming a titanium layer on the titanium layer; selectively forming a titanium boride layer on the titanium layer; and depositing a conductive film over the entire surface.
A method for manufacturing a semiconductor integrated circuit device, comprising the step of forming a wiring pattern by selectively removing the conductive film.
の層間絶縁膜を選択的に開口し露出した前記半導体基板
上にチタニウム層を選択的に形成する工程と、前記半導
体基板と前記チタニウム層とを反応させて前記半導体基
板と前記チタニウム層との間にチタニウムケイ化物層を
生成する工程と、前記チタニウム層上にチタニウムホウ
化物層を選択的に形成する工程と、全面に導電膜を被着
する工程と、前記導電膜を選択的に除去することにより
配線をパターン形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。(3) a step of depositing an interlayer insulating film on a semiconductor substrate; a step of selectively opening the interlayer insulating film and selectively forming a titanium layer on the exposed semiconductor substrate; reacting with the titanium layer to form a titanium silicide layer between the semiconductor substrate and the titanium layer; selectively forming a titanium boride layer on the titanium layer; and a conductive film on the entire surface. 1. A method for manufacturing a semiconductor integrated circuit device, comprising the steps of: depositing a conductive film; and forming a wiring pattern by selectively removing the conductive film.
表面をホウ化処理することにより形成することを特徴と
する請求項２又は３に記載の半導体集積回路装置の製造
方法。(4) The method of manufacturing a semiconductor integrated circuit device according to claim 2 or 3, wherein the titanium boride layer is formed by boriding the surface of the titanium layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195390A JPH0410572A (en) | 1990-04-27 | 1990-04-27 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195390A JPH0410572A (en) | 1990-04-27 | 1990-04-27 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410572A true JPH0410572A (en) | 1992-01-14 |
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ID=14574298
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195390A Pending JPH0410572A (en) | 1990-04-27 | 1990-04-27 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410572A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
| US5977636A (en) * | 1997-01-17 | 1999-11-02 | Micron Technology, Inc. | Method of forming an electrically conductive contact plug, method of forming a reactive or diffusion barrier layer over a substrate, integrated circuitry, and method of forming a layer of titanium boride |
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1990
- 1990-04-27 JP JP11195390A patent/JPH0410572A/en active Pending
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