JPH04100158A - Cache control system - Google Patents
Cache control systemInfo
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- JPH04100158A JPH04100158A JP2217823A JP21782390A JPH04100158A JP H04100158 A JPH04100158 A JP H04100158A JP 2217823 A JP2217823 A JP 2217823A JP 21782390 A JP21782390 A JP 21782390A JP H04100158 A JPH04100158 A JP H04100158A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
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- G06F12/02—Addressing or allocation; Relocation
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
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- Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
タスクに対応づけてキャッシュを行うキャッシュ制御方
式に関し、
タスクが使用する空間毎にキャッシュ制御フラグを設け
て０Ｎ１０ＦＦ設定し、リアルタイム処理などの高速処
理の必要の高いタスクについてキャッシュメモリを優先
的に使用し、高速処理可能にすることを目的とし、
メインメモリにロードしたタスクの領域（あるいは空間
）毎にキャッシュを行うか否かを表すキャッシュ制御フ
ラグをそれぞれ設け、タスクのメインメモリへのロード
時などに上記キャッシュ制御フラグをＯＮあるいはＯＦ
Ｆに設定し、アクセス時に、当該アクセスがキャッシュ
制御フラグのＯＮのメインメモリの領域（あるいは空間
）のときにキャッシュメモリに対してキャッシュ動作を
行い、ＯＦＦのメインメモリの領域（あるいは空間）の
ときにキャッシュメモリに対するキャッシュ動作を抑止
するように構成する。[Detailed Description of the Invention] [Summary] Regarding a cache control method that performs caching in association with a task, a cache control flag is provided for each space used by a task and set to 0N10FF, so that high-speed processing such as real-time processing is required. In order to enable high-speed processing by preferentially using cache memory for tasks, a cache control flag is set for each area (or space) of a task loaded into main memory to indicate whether or not to cache it. Turn the above cache control flag ON or OFF when loading a task to main memory, etc.
Set to F, and at the time of access, cache operation is performed on the cache memory when the access is to a main memory area (or space) where the cache control flag is ON, and when the access is to a main memory area (or space) where the cache control flag is OFF. The configuration is configured to suppress caching operations for the cache memory.
本発明は、タスクに対応づけてキャッシュを行うキャッ
シュ制御方式に関するものである。The present invention relates to a cache control method that performs caching in association with tasks.
〔従来の技術と発明が解決しようとする課８］マルチタ
スクソステムは、タイマなどによっである時間経通した
ときに割り込みによって、あるいはＩ１０アクセス中な
どのＣＰＵタイムを消費しないシーケンスが開始された
ことによって、タスクを切り替える。このタスクの切り
替えによって、メインメモリをアクセスする領域が代わ
り、時間的、空間的な局所性が損なわれ、キャッシュメ
モリに対するミスヒツトが増大して結果的にリプレース
が多発し、キヤノンユによるノステムの性能向上が半減
してしまうという問題があった。[Issue 8 to be solved by the prior art and the invention] In a multitasking system, a sequence that does not consume CPU time, such as during an I10 access, is started by an interrupt when a certain amount of time has elapsed using a timer or the like. Switch tasks depending on the situation. This switching of tasks changes the area accessed in main memory, impairs temporal and spatial locality, increases cache memory misses, and results in frequent replacements. The problem was that it was halved.
本発明は、タスクが使用する空間毎にキャッシュ制御フ
ラグを設けてＯ’、：１０ Ｆ Ｆ設定し、リアルタイ
ム処理などの高速処理の必要の高いタスクについてキャ
ッシュメモリを優先的に使用し、高速処理可能にするこ
とを目的としている。The present invention provides a cache control flag for each space used by a task and sets it to O', :10FF, and uses the cache memory preferentially for tasks that require high-speed processing such as real-time processing, thereby achieving high-speed processing. It aims to make it possible.
第１図および第２図を参照して課題を解決するための手
段を説明する。Means for solving the problem will be explained with reference to FIGS. 1 and 2.
第１図において、メインメモリｌは、タスクなどをロー
ドする領域（空間）である。In FIG. 1, main memory l is an area (space) into which tasks and the like are loaded.
キャッシュ制御フラグ２は、メインメモリ１にロードし
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグである。The cache control flag 2 is a flag indicating whether or not to cache each area (space) of a task loaded into the main memory 1.
キャッシュメモリ４は、キャッシュを行うだめのメモリ
である。The cache memory 4 is a memory for caching.
第２図において、メインメモリ１は、タスクなどをロー
ドするＳＩＩ域（空間）である。In FIG. 2, main memory 1 is an SII area (space) into which tasks and the like are loaded.
キャッシュ制御フラグ２は、メインメモリ１にロードし
たタスクの領域（空間）毎に、キャッシュメモリ４の各
ウェイに対応づけてキヤノンユを行うか否かを表すフラ
グである。The cache control flag 2 is a flag indicating whether or not to perform canonization in association with each way of the cache memory 4 for each area (space) of the task loaded into the main memory 1.
キャッシュメモリ４は、キャッシュを行うためのメモリ
であって、並行してアクセス可能な複数のウェイから構
成されるメモリである。The cache memory 4 is a memory for caching, and is a memory composed of a plurality of ways that can be accessed in parallel.
本発明は、第１閲に示すように、タスクのメインメモリ
１へのロート時などにキヤノンユ制４’ｆＥフラグ２を
ＯＮあるいは○ＦＦＩこ設定し、アクセス時に、当該ア
クセスがキャッシュ制御フラグ２のＯＮのメインメモリ
１の領域（空間）のときにキャッシュメモリ４に対して
キャノソユ動作を行い、ＯＦＦのメインメモリ１の領域
（空間）のときにキャッシュメモリ４に対するキャッシ
ュ動作を抑止する。敦だ、第２図に示すように、タスク
のメインメモリＩへのロード時などにキャッシュ制御フ
ラグ２をＯＮあるいはＯＦＦに設定し、アクセス時に、
当該アクセスがキ＾ノン二制御フラグ２のＯＮのメイン
メモリ１の領域（空間）のときにキャッシュメモリ４の
ＯＸのウェイに対してキャッシュ動作を行い、ＯＦＦの
ウェイに対してキャッシュ動作を抑止する。As shown in the first review, the present invention sets the Canon system 4'fE flag 2 to ON or ○FFI when loading a task to the main memory 1, and when the access is accessed, the cache control flag 2 is set. When the main memory 1 area (space) is ON, a cache operation is performed on the cache memory 4, and when the main memory 1 area (space) is OFF, the cache operation on the cache memory 4 is suppressed. Atsushi, as shown in Figure 2, cache control flag 2 is set to ON or OFF when loading a task to main memory I, and when accessing,
When the access is to the area (space) of the main memory 1 where the control flag 2 is ON, a cache operation is performed for the OX way of the cache memory 4, and the cache operation is inhibited for the way where the control flag 2 is OFF. .
従って、タスクが使用する領域（空間）毎ｔこキャッシ
ュ制御フラグ２を設けて○＼１０ＦＦ設定してキャッシ
ュ動作を行う、抑止することにより、リアルタイム処理
などの高速処理の必要性の高いタスクについてキャッシ
ュメモリ４を優先的に使用して高速処理を行うことが可
能となる。Therefore, by setting a cache control flag 2 for each area (space) used by a task and setting it to ○\10FF to perform or inhibit caching, it is possible to cache tasks that require high-speed processing such as real-time processing. It becomes possible to perform high-speed processing by preferentially using the memory 4.
次に、第１図から第５図を用いて本発明の実施例の構成
および動作を順次詳細に説明する。Next, the configuration and operation of the embodiment of the present invention will be explained in detail using FIGS. 1 to 5.
第１図は、本発明の１実施例構成図を示す。これは、タ
スクをロードするメインメモリ１のｅＴＪ域（空間）に
対応づけてキャッシュ制御フラグ２を設けた場合である
。FIG. 1 shows a configuration diagram of one embodiment of the present invention. This is a case where the cache control flag 2 is provided in association with the eTJ area (space) of the main memory 1 into which the task is loaded.
第１図において、メインメモリ１は、Ｏ３（オペレーテ
ィングシステム）、タスクなどをロードする領域（仮想
空間のうちの１つの空間）である。In FIG. 1, main memory 1 is an area (one of the virtual spaces) into which O3 (operating system), tasks, etc. are loaded.
キャッシュ制御フラグ２は、メインメモリ１にロートし
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグであって、ＯＮのときにキャッシュを行い、
ＯＦＦのときにキャッシュを抑止するためのフラグであ
る。The cache control flag 2 is a flag indicating whether or not to cache each area (space) of a task loaded into the main memory 1, and when it is ON, cache is performed.
This is a flag for inhibiting caching when it is OFF.
キャッシュコントローラ３は、キャッシュメモリ４を制
御してキャッシュを行うものである。例えばリード時に
キャッシュメモリ４を構成するタグメモリを検索してヒ
ツトしたときにキャッシュメモリからリードしたデータ
をアクセス要求元に転送し、ミスヒツトしたときにメイ
ンメモリｌの８亥当するアドレスからデータを読みだし
てキャッシュメモリに格納すると共にアクセス要求元に
転送したりするものである。The cache controller 3 controls the cache memory 4 to perform caching. For example, when reading, the tag memory that makes up cache memory 4 is searched, and when there is a hit, the data read from the cache memory is transferred to the access request source, and when there is a miss, the data is read from the corresponding address 8 of main memory 1. The data is then stored in the cache memory and transferred to the access request source.
キャッシュメモリ４は、ヒツト／ミスヒツトを判別する
タグメモリ、データを格納するメモリ（キャッシュメモ
リ）から構成されるものである。The cache memory 4 is composed of a tag memory for determining hits/misses and a memory (cache memory) for storing data.
１）０５は、各種入出力を行う入出力装置である。1) 05 is an input/output device that performs various input/output operations.
ＣＰＵ６は、メインメモリ１にロードされたプログラム
をもとに各種制御を行うものである。The CPU 6 performs various controls based on programs loaded into the main memory 1.
第２図は、本発明の他の実施例構成図を示す。FIG. 2 shows a block diagram of another embodiment of the present invention.
これは、タスクをロードするメインメモリ１の領域（空
間）について、キャッシュメモリ４のウェイのいずれに
キャッシュを行うか否かをキャッシュ制御フラグ２によ
って制御するようにした場合のものである。This is a case where the cache control flag 2 is used to control which way of the cache memory 4 the area (space) of the main memory 1 into which a task is loaded is to be cached.
第２図において、キャッシュ制御フラグ２は、メインメ
モリ１にロードしたタスクの領域（空間）について、キ
ャッシュメモリ４のウェイのいずれにキャッシュを行う
か否かを表すフラグである。ＯＮのウェイのキャッシュ
メモリ４にキャッシュを行い、０ＦＦＯウエイのキャッ
シュメモリ４にキャッシュを抑止するためのフラグであ
る。In FIG. 2, a cache control flag 2 is a flag indicating in which way of the cache memory 4 a task area (space) loaded into the main memory 1 is to be cached. This is a flag for caching in the cache memory 4 of the ON way and inhibiting caching in the cache memory 4 of the 0FFO way.
キャッシュコントローラ３は、キャッシュメモリ４を制
御してキャッシュを行うものである。The cache controller 3 controls the cache memory 4 to perform caching.
次に、第３図を用いてキャッシュ制御フラグ２の設定に
ついて詳細に説明する。Next, the setting of cache control flag 2 will be explained in detail using FIG.
第３図において、■は、タスク起動要求を行う。In FIG. 3, ■ issues a task activation request.
＠は、メインメモリ１へ割り当てロードする。@ allocates and loads into main memory 1.
これは、タスクを第１図メインメモリｌの領域（あるい
は空間）に割り当て、この割り当てた領域（空間）にロ
ードする。This allocates a task to an area (or space) of the main memory l in FIG. 1 and loads it into this allocated area (space).
０は、優先レベル・高いか否かを判別する。これは、タ
スクの優先レベルが高いか否かを判別（例えばリアルタ
イム処理は高く、ハツチ処理は低く判別）する。ＹＥＳ
の場合（例えば優先レベルの高いリアルタイム処理の場
合）には、■でロードした領域に対応する（ウェイ毎の
）キャッシュ制御フラグ２をセットする。これは、第１
図の場合には、タスクをロードしたメインメモリ１の領
域（空間）のキャッシュ制御フラグ２を０＼にセントす
る。第２図の場合には、タスクをロードしたメインメモ
リ１の領域（空間）に対応する、キャッシュメモリ４の
該当するウェイのキャッシュ制御フラグ２をＯＮにセッ
トする。一方、＼Ｏの場合には、キャッシュ制御フラグ
２をＯＦＦのまま、即ちキャッシュを抑止したままにし
、■を行う。0 determines whether the priority level is high or not. This determines whether the priority level of the task is high (for example, real-time processing is determined to be high and hatch processing is determined to be low). YES
In the case (for example, in the case of real-time processing with a high priority level), the cache control flag 2 (for each way) corresponding to the area loaded in (2) is set. This is the first
In the case shown in the figure, the cache control flag 2 of the area (space) of the main memory 1 into which the task is loaded is set to 0\. In the case of FIG. 2, the cache control flag 2 of the corresponding way of the cache memory 4 corresponding to the area (space) of the main memory 1 loaded with the task is set to ON. On the other hand, in the case of \O, the cache control flag 2 is left OFF, that is, the cache is kept inhibited, and step (2) is performed.
■は、タスクを起動する。■ Launch the task.
以上の処理によって、タスクをメインメモリ１にロード
するときに、第１図構成の場合には優先度の高いタスク
についてキャッシュ制御フラグ２をＯＮにセットしてキ
ャッシュを行うようにし、また、第２図構成の場合には
優先度の高いタスクについて、キャッシュメモリ４の該
当するウエイのキャッシュ制御フラグ２をＯＮにセット
してキヤ・７シユを行うようにしている。Through the above processing, when loading a task into the main memory 1, in the case of the configuration shown in FIG. In the case of the diagram configuration, for a task with a high priority, the cache control flag 2 of the corresponding way in the cache memory 4 is set to ON to perform a cache.
次に、第４図を用いてキャッシュ動作およびキャッシュ
動作の抑止について詳細に説明する。Next, cache operation and inhibition of cache operation will be explained in detail using FIG. 4.
第４閏において、■は、アドレス情報取得する。In the fourth leap, ■ acquires address information.
これは、第３図フローチャートによってメインメモリ１
にロードしたタスクを起動し、実行時におけるメインメ
モリ１へのアクセスのアドレス情報を取得する。This is done according to the flowchart in Figure 3.
Activate the loaded task and obtain address information for accessing the main memory 1 during execution.
■は、キャンシュ制御フラグ２がＯＮ領域か否かを判別
する。これは、第１図構成の場合には、タスクがアクセ
スしたメインメモリ１の領域（空間）のキャッシュ制御
フラグ２がＯＮか否かを判別する。第２図構成の場合に
は、タスクがアクセスしたメインメモリｌの領域（空間
）のうちのいずれかのキャンシュメモリ４のウェイのキ
ャッシュ制御フラグ２がＯＮか否かを判別する。ＹＥＳ
の場合には、キャッシュ動作を行う。Ｎｏの場合には、
キャッシュ動作を抑止する。(2) determines whether cache control flag 2 is in the ON region or not. In the case of the configuration shown in FIG. 1, this determines whether the cache control flag 2 of the area (space) of the main memory 1 accessed by the task is ON. In the case of the configuration shown in FIG. 2, it is determined whether the cache control flag 2 of any way of the cache memory 4 in the area (space) of the main memory 1 accessed by the task is ON. YES
In this case, cache operation is performed. In case of No,
Suppress cache operations.
以上の処理によって、第１図構成のもとで、タスクがア
クセスしたメインメモリ１の領域（空間）のキャッシュ
制御フラグ２がＯＮのときにキャッシュ動作を行い、Ｏ
ＦＦのときにキャッシュ動作を抑止することにより、リ
アルタイム処理などの優先レベルの高いタスクについて
キャッシュメモリ４を優先的に使用して高速に処理を行
うことが可能となる。また、第２図構成のもとで、タス
クがアクセスしたメインメモリ１の領域（空間）につい
て・キャッシュメモリ４のウェイのキャッシュ制ｊ升フ
ラグ２がＯＮのときに当；亥ウェイに対してキャッシュ
動作を行い、ＯＦＦのウェイにキャッシュ動作を抑止す
ることにより、リアルタイム処理などの優先レベルの高
いタスクについてキャッシュメモリ４のウェイを優先的
に使用して高速に処理を行うことが可能となる。Through the above processing, under the configuration shown in FIG. 1, a cache operation is performed when the cache control flag 2 of the area (space) of the main memory 1 accessed by a task is ON, and
By inhibiting the cache operation during FF, it is possible to preferentially use the cache memory 4 for high-priority tasks such as real-time processing to perform high-speed processing. In addition, under the configuration shown in Figure 2, regarding the area (space) of the main memory 1 accessed by the task, when the cache control flag 2 of the way in the cache memory 4 is ON, the cache for the way is By performing the operation and suppressing the cache operation in the OFF way, it becomes possible to preferentially use the way of the cache memory 4 for high-priority tasks such as real-time processing and perform high-speed processing.
第５図は、本発明に係るウェイ許容割り当てテーブル例
を示す。これは、第２図に示すようにキャンシメモリ４
を４ウエイとし、これらの４ウエイに対応づけてキャッ
シュ制御フラグ２をそれぞれ設け、キャッシュを行う／
キャ、ンユを抑止するときに、キャッシュ制御フラグ２
をＯＮにする許容する組合せを予め設定したテーブルで
ある。FIG. 5 shows an example of a way allowance allocation table according to the present invention. As shown in FIG.
is set as 4 ways, and cache control flag 2 is set in association with these 4 ways to perform caching/
Cache control flag 2 is set when suppressing cache/unyu.
This is a table that presets combinations that are allowed to turn on.
例えば第２図構成は、第５図■の組合せであって、４ウ
ェイ：１組
２ウェイ：１組
１ダイレクト （ウェイ）＝２組
としている。ここで、１ダイレクト （ウェイ）は、リ
ード時にミスヒツトしたとき、メインメモリｌからリー
ドしたデータをキャッシュメモリ４の当該ウェイに直接
に書き込む。２．４ウエイの場合には、一番古いデ・−
夕を更新する。For example, the configuration shown in FIG. 2 is the combination shown in FIG. Here, 1 direct (way) directly writes the data read from the main memory 1 to the corresponding way of the cache memory 4 when a miss occurs during reading. 2. In the case of 4-way, the oldest de-
Update evening.
以上説明したように、本発明によれば、タスクが使用す
る領域（空間）毎にキャッシュ制御フラグ２を設けて０
Ｎ１０ＦＦ設定してキャンシュ動作を行う、抑止する構
成を採用しているため、マルチタスクシステムにおいて
、リアルタイム処理などの高速処理の必要性の高いタス
クについてキャッシュメモリ４を優先的に使用して高速
処理を行うことができる。これにより、高速処理の必要
性の高いリアルタイム処理や、高速処理の必要性がそれ
ほどでないパッチ処理をマルチタスクシステムで行う場
合に、システム全体の処理のバランスを最適化すること
が可能となる。As explained above, according to the present invention, cache control flag 2 is provided for each area (space) used by a task.
Since the configuration uses a configuration that performs and suppresses cache operations by setting N10FF, in a multitasking system, cache memory 4 can be used preferentially for tasks that require high-speed processing such as real-time processing to perform high-speed processing. It can be carried out. This makes it possible to optimize the processing balance of the entire system when a multitasking system performs real-time processing that requires high-speed processing or patch processing that does not require high-speed processing.
第１図は本発明の１実施例構成図
第２図は本発明の他の実施例構成図
第３図は本発明の動作説明フローチャート（キャッシュ
制御フラグの七ノド）
第４図は本発明の動作説明フローチャート（キャッシュ
動作／抑止ン
第５図は本発明ムこ係るウェイ許容割り当てチーフル例
を示す。
図中、１：メインメモリ
２°キャッシュ制御フラグ
３：キャッシュコントローラ
４、キャノシュメモリ
５ ： ■／○
： ＣＰＵFIG. 1 is a block diagram of one embodiment of the present invention. FIG. 2 is a block diagram of another embodiment of the present invention. Operation Explanation Flowchart (Cache Operation/Inhibition) Figure 5 shows an example of way permissible allocation according to the present invention. ○: CPU
Claims (2)
制御方式において、 メインメモリ（１）にロードしたタスクの領域（あるい
は空間）毎にキャッシュを行うか否かを表すキャッシュ
制御フラグ（２）をそれぞれ設け、タスクのメインメモ
リ（１）へのロード時などに上記キャッシュ制御フラグ
（２）をＯＮあるいはＯＦＦに設定し、 アクセス時に、当該アクセスがキャッシュ制御フラグ（
２）のＯＮのメインメモリ（１）の領域（あるいは空間
）のときにキャッシュメモリ（４）に対してキャッシュ
動作を行い、ＯＦＦのメインメモリ（１）の領域（ある
いは空間）のときにキャッシュメモリ（４）に対するキ
ャッシュ動作を抑止するように構成したことを特徴とす
るキャッシュ制御方式。(1) In a cache control method that performs caching in association with tasks, a cache control flag (2) is provided for each region (or space) of a task loaded into the main memory (1), indicating whether or not caching is to be performed. , the above cache control flag (2) is set to ON or OFF when loading the task to the main memory (1), and when accessing, the cache control flag (2) is set to ON or OFF.
2) When the main memory (1) area (or space) is ON, cache operation is performed on the cache memory (4), and when the main memory (1) area (or space) is OFF, the cache operation is performed on the cache memory (4). (4) A cache control method characterized by being configured to suppress cache operations for the above.
制御方式において、 メインメモリ（１）にロードしたタスクの領域（あるい
は空間）毎に、キャッシュメモリ（４）の各ウェイに対
応づけてキャッシュを行うか否かを表すキャッシュ制御
フラグ（２）をそれぞれ設け、タスクのメインメモリ（
１）へのロード時などに上記キャッシュ制御フラグ（２
）をＯＮあるいはＯＦＦに設定し、 アクセス時に、当該アクセスがキャッシュ制御フラグ（
２）のいずれかがＯＮのメインメモリ（１）の領域（あ
るいは空間）のときにキャッシュメモリ（４）の当該Ｏ
Ｎのウェイに対してキャッシュ動作を行い、ＯＦＦのウ
ェイに対してキャッシュ動作を抑止するように構成した
ことを特徴とするキャッシュ制御方式。(2) In a cache control method that caches in association with tasks, is it possible to cache each area (or space) of a task loaded in main memory (1) in association with each way in cache memory (4)? A cache control flag (2) is provided to indicate whether or not the task's main memory (
When loading to 1), the above cache control flag (2
) is set to ON or OFF, and when accessing, the cache control flag (
2) is ON in the main memory (1) area (or space), the corresponding O in the cache memory (4)
A cache control method characterized in that a cache operation is performed for N ways, and the cache operation is suppressed for OFF ways.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217823A JPH04100158A (en) | 1990-08-18 | 1990-08-18 | Cache control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217823A JPH04100158A (en) | 1990-08-18 | 1990-08-18 | Cache control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100158A true JPH04100158A (en) | 1992-04-02 |
Family
ID=16710307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217823A Pending JPH04100158A (en) | 1990-08-18 | 1990-08-18 | Cache control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100158A (en) |
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