JPH0398483A - Motor controller - Google Patents
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- JPH0398483A JPH0398483A JP1231597A JP23159789A JPH0398483A JP H0398483 A JPH0398483 A JP H0398483A JP 1231597 A JP1231597 A JP 1231597A JP 23159789 A JP23159789 A JP 23159789A JP H0398483 A JPH0398483 A JP H0398483A
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- Control Of Electric Motors In General (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、VTRのドラムモータやキャプスタンモータ
などのモータの制御装置に係り,特に、速度制御系の定
常速度誤差を自動的に補正するようにしたモータ制御装
置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a control device for a motor such as a drum motor or a capstan motor of a VTR, and particularly to a control device for automatically correcting a steady speed error in a speed control system. The present invention relates to a motor control device configured as described above.
一般に%VTRのドラムモータやキャブスタンモータの
サーボ回路は、モータの回転速度を一定に保つ速度制御
系と回転位相を規定に設定する位相制御系の2系統で構
成されており、最近では、高性能化及び信頼性向上の点
からデジタルサーボ化されている.その中で,速度制御
系においては、定常速度誤差を極めて少なくするために
,たとえば特開昭60 − 195757号公報に記載
されるように,定常速度誤差に相当するオフセットを発
生して定常速度誤差を補正する速度自己補正装置が用い
られている.
ここで,従来のモータの速度制御系について第9図,第
10図を用いて説明する。なお,第9図はこの速度制御
系を示すブロック図であって、1はカウンタ、2はラッ
チ回路%3はデジタル/アナログ変換器(以下、D/A
変換器という)、4はrpp (ローパスフィルタ),
5は基準クロック発生器、6はモータ、7はドライバ・
アンプ、8は速度自己補正値発生装置、9はFG検出器
である.同図において、モータ6が回転すると,その回
転速度に逆比例した周期のFG信号がFG検出器?によ
って検出され,カウンタ1に供給される.また、基準ク
ロック発生器5が発生する基準クロックφAffFもカ
ウンタ1に供給される。ここで、基準クロックφRII
の局波数f styは,モータ6が哄差kしに定常速度
で回転したときのFG信号の周波数fyaに等しく設定
されている。Generally, the servo circuit of a VTR's drum motor or cab stan motor consists of two systems: a speed control system that keeps the motor's rotational speed constant and a phase control system that sets the rotational phase to a specified value. Digital servo has been adopted to improve performance and reliability. Among these, in the speed control system, in order to extremely reduce the steady speed error, an offset corresponding to the steady speed error is generated to reduce the steady speed error, as described in, for example, Japanese Patent Laid-Open No. 195757/1983. A speed self-correction device is used to correct the Here, a conventional motor speed control system will be explained using FIGS. 9 and 10. FIG. 9 is a block diagram showing this speed control system, in which 1 is a counter, 2 is a latch circuit, 3 is a digital/analog converter (hereinafter referred to as D/A
4 is rpp (low pass filter),
5 is a reference clock generator, 6 is a motor, and 7 is a driver.
8 is a speed self-correction value generator, and 9 is an FG detector. In the figure, when the motor 6 rotates, an FG signal with a period inversely proportional to the rotation speed is detected by the FG detector? is detected by and supplied to counter 1. Further, the reference clock φAffF generated by the reference clock generator 5 is also supplied to the counter 1. Here, the reference clock φRII
The station wave number f sty is set equal to the frequency fya of the FG signal when the motor 6 rotates at a steady speed with a difference k.
カウンタ1は、より具体的に説明すると、基準クロック
φJIffFをカウントするカウンタA.FG信号をカ
ウントするカウンタBおよびこれらカウンタA.Hのカ
ウント値の差を発生する減算器とを備えている。これら
カウンタA,Bは同時にリセットされ,リセット解除後
、カウンタAは基準クロックφxzyを,カウンタBは
FG信号を夫々カウントする.これらカウンタA.Hの
カウント値は減算器に供給され、その差分値がラッチ回
路2に供給されるが、モータ6が誤差tx Lに定常速
度で回転しているときのこのモータ6の回転周期分カウ
ンタAがφxzyをカウントすると、このときに減算器
から出力される差分値がラッチ回路2にラッチされ、次
いでカウンタA,Bがリセクトされて以上の動作が再び
開始する。したがって,ラッチ回路2にラッチされる差
分値は、現在のモータ6の回転速度の定常回転速度から
のずれを表わしている.以下,モータ6が誤差なしに定
常回転速度で回転しているときこの回転周期を目標回転
周期といい,角速度と目標角速度という。To be more specific, the counter 1 is a counter A. which counts the reference clock φJIffF. A counter B that counts the FG signal and these counters A. and a subtracter that generates a difference between the H count values. These counters A and B are reset simultaneously, and after the reset is released, counter A counts the reference clock φxzy and counter B counts the FG signal, respectively. These counters A. The count value of H is supplied to the subtracter, and the difference value is supplied to the latch circuit 2, but when the motor 6 is rotating at a steady speed with an error txL, the counter A is calculated by the rotation period of the motor 6. When φxzy is counted, the difference value output from the subtracter at this time is latched in the latch circuit 2, and then the counters A and B are reset and the above operation starts again. Therefore, the difference value latched by the latch circuit 2 represents the deviation of the current rotational speed of the motor 6 from the steady rotational speed. Hereinafter, when the motor 6 rotates at a steady rotation speed without error, this rotation period will be referred to as a target rotation period, and will be referred to as angular velocity and target angular velocity.
ラッチ回路2でランチされた差分値(すなわち、現在の
モータ6の回転周期と目標回転周期の差)はD/A変換
器3でアナログの速度誤差信号に変換され,さらにLP
F 4で不要高調波或分が除去されてドライバアンプ7
へ負帰還され,このドライバアンブ7の出力信号によっ
てモータ6が制御される。The difference value (i.e., the difference between the current rotation period of the motor 6 and the target rotation period) launched by the latch circuit 2 is converted into an analog speed error signal by the D/A converter 3, and then the LP
Some unnecessary harmonics are removed by F4 and the driver amplifier 7
The motor 6 is controlled by the output signal of the driver amplifier 7.
したがって,モータ6は、目標回転周期よりも現状の回
転周期が長いときには,加速するように速度制御され、
逆に、目標回転周期よりも現状の回転周期が短いときに
は、減速するように速度制御される。Therefore, when the current rotation period of the motor 6 is longer than the target rotation period, the speed of the motor 6 is controlled to accelerate.
Conversely, when the current rotation period is shorter than the target rotation period, the speed is controlled to reduce the speed.
ところで、かかる速度制御系においては、外乱或分(電
圧外乱AV,}ルク外乱A丁)の影響による速度オフセ
ットは無視できない.ここで、電圧外aJVは,各回路
に用いられる外付けアナログ部品の定数バラツキ、温度
変化による特性バラツキ,コンデンサの吸湿現状による
時定数バラツキなどから発生してモータ6の制御電圧へ
影響を与える外乱であり,トルク外乱4τは,低温時の
モータ6のトルク減少,モータ6の特性バラツキ々どか
ら発生してモータ6の制御電圧へ影響を与える外乱であ
る。By the way, in such a speed control system, a speed offset due to the influence of a certain amount of disturbance (voltage disturbance AV, }lucent disturbance A) cannot be ignored. Here, the voltage external aJV is a disturbance that affects the control voltage of the motor 6, which occurs due to constant variations of external analog components used in each circuit, characteristic variations due to temperature changes, time constant variations due to the moisture absorption state of the capacitor, etc. The torque disturbance 4τ is a disturbance that occurs due to a decrease in the torque of the motor 6 at low temperatures and variations in the characteristics of the motor 6, and affects the control voltage of the motor 6.
そこで、従来では、LPF 6から得られる速度誤差信
号を順次累積して得られる速度自己補正値を速度自己補
正値発生装置8に保持し、ドライバアンプ7でこの速度
自己補正値で速度誤差信号を補正することにより,この
速度誤差信号中の電圧外乱一Vとトルク外乱4τ等の外
乱戊分をキャンセルしていた.
次に,第10図により速度自己補正動作について説明す
る.但し,第10図において,横軸にモータ60角速度
を、縦軸にモータ6に対するド2イパアンプ7からの制
御電圧を示している.同図において,%性41は外乱戒
分(電圧外乱AV,トルク外乱4τ)が全く々いときの
制御電圧特性を示し、特性42は外乱或分(電圧外乱j
r. }ルク外乱ノτ)が含筐れているときの制御電圧
特性をしている.モータ6の回転速度はその駆動信号の
デューティ比によって決まり,制御電圧が「BiJとは
駆動信号のデエーティ比が最大とtxる゛rr゜(高レ
ベル)に固定されるときのレベルにあることであり.制
御電圧が「Lo」とは駆動信号のデエーティ比が最小と
tLる゜L゜(低レベル)に固定されるとキノレベルに
あることを意味する.
まず、特性11において,モータ6の角速度を目標角速
度ω0にするための制御電圧は制御中心として示すvo
=(制御電圧Hi十制御電圧Lo ) / 2である。Therefore, conventionally, the speed self-correction value obtained by sequentially accumulating the speed error signals obtained from the LPF 6 is held in the speed self-correction value generator 8, and the driver amplifier 7 generates the speed error signal using this speed self-correction value. By performing this correction, disturbance components such as voltage disturbance 1V and torque disturbance 4τ in this speed error signal were canceled. Next, the speed self-correction operation will be explained using Fig. 10. However, in FIG. 10, the horizontal axis shows the angular velocity of the motor 60, and the vertical axis shows the control voltage from the driver amplifier 7 to the motor 6. In the figure, a characteristic 41 indicates the control voltage characteristic when the disturbance component (voltage disturbance AV, torque disturbance 4τ) is completely small, and a characteristic 42 indicates the control voltage characteristic when the disturbance component (voltage disturbance AV, torque disturbance 4τ) is completely small.
r. }This shows the control voltage characteristics when a torque disturbance (τ) is included. The rotational speed of the motor 6 is determined by the duty ratio of its drive signal, and the control voltage is defined as "BiJ", which is the level at which the duty ratio of the drive signal is fixed at maximum tx゛rr゜ (high level). Yes. When the control voltage is "Lo", it means that the duty ratio of the drive signal is at the Kino level when it is fixed at the minimum tL°L° (low level). First, in characteristic 11, the control voltage for setting the angular velocity of the motor 6 to the target angular velocity ω0 is expressed as the control center vo
= (control voltage Hi + control voltage Lo) / 2.
この特性j1に外乱成分(電圧外乱AV,}ルク外乱A
τ)が混入すると、このときの特性は特性l1を縦紬に
平行移動した特性j2とtxる。この特性l2において
は,目標角速度ω。に則する制御電圧はν1=ν。+v
(AV+lτ》となり,制御中心v0よりυ( AV+
Jr )ずれることになる。ここで、υ(AV+Jτ》
は、外乱戒分(電圧外乱4r.トルク外乱Aτ)によっ
て影響される制atm圧の電圧オフセクトである。This characteristic j1 has disturbance components (voltage disturbance AV, }lux disturbance A)
When τ) is mixed, the characteristic at this time is tx, which is the characteristic j2 obtained by vertically shifting the characteristic l1 in parallel. In this characteristic l2, the target angular velocity ω. The control voltage according to ν1=ν. +v
(AV+lτ》), and from the control center v0, υ(AV+
Jr.) It will shift. Here, υ(AV+Jτ》
is the voltage offset of the ATM pressure that is affected by the disturbance command (voltage disturbance 4r. torque disturbance Aτ).
そこで,この電圧オフセットをキャンセルするために,
第9図における速度補正値発生装置8にこの電圧オフセ
ットに則する速度自己補正値を格納し,ドライバアンプ
70基準電圧に速度自己補正仏であるV(ノV+Aτ〉
を加算し,等価的に特性l1に合わせてモータ6の速度
制御を行txっていた。Therefore, in order to cancel this voltage offset,
A speed self-correction value in accordance with this voltage offset is stored in the speed correction value generator 8 in FIG. 9, and the speed self-correction voltage V (V+Aτ>
is added, and the speed of the motor 6 is controlled equivalently in accordance with the characteristic l1 tx.
しかしながら,上記従来技術では、速度調整の自動化が
kされているものの,速度補正値生成過程に起因するモ
ータ6の立上り時間や速度自己補正値の精度については
配慮されていない.す1.わち、上記従来技術では、モ
ータ6の起動とともに速度自己補正値を生威するための
速度誤差信号の累積が行なわれ、これとともに、この累
積値によって速度自己補正が行txわれる。このために
、モータ6の立上り特性が変化する。そこで5この速度
自己補正によってモータ6の立上りが急峻になると,立
上り後モータ6の回転角速度が安定するまでの過渡期間
では,この回転角速度が目楯角速度を中心にして大きな
振幅で振動することになり,過渡期間が長くなる。速度
自己補正を精度良くするためには,モータ6の回転角速
度が安定するまで速度自己補正値の生成動作を行なう必
要があり,このために,速度自己補正に要する時間が長
< 7,C 2てモータ6の引込み時間が長くkる。However, in the above-mentioned conventional technology, although speed adjustment is automated, no consideration is given to the rise time of the motor 6 or the accuracy of the speed self-correction value, which are caused by the speed correction value generation process. 1. That is, in the above-mentioned prior art, when the motor 6 is started, speed error signals are accumulated to generate a speed self-correction value, and at the same time, speed self-correction is performed tx using this cumulative value. For this reason, the start-up characteristics of the motor 6 change. 5. Therefore, if the startup of the motor 6 becomes steep due to this speed self-correction, the rotational angular velocity will oscillate with a large amplitude around the target angular velocity during the transient period until the rotational angular velocity of the motor 6 stabilizes after startup. Therefore, the transition period becomes longer. In order to improve the accuracy of speed self-correction, it is necessary to generate a speed self-correction value until the rotational angular velocity of the motor 6 becomes stable. Therefore, the time required for speed self-correction is long < 7, C 2 Therefore, the retracting time of the motor 6 becomes longer.
そこで,速度自己補正値の生成期間を短かくしてモータ
6の引込み時間を短かくしようとすると、モータ6の回
転がti′l!安定し?.いうちにこの生成期間が終了
して速度自己補正値が設定されることに々り、したがっ
て、速度自己補正値の精度が低< txクてモータ6の
速度制御電圧の電圧オフセットを充分には除くことはで
きkい。Therefore, if an attempt is made to shorten the generation period of the speed self-correction value to shorten the pull-in time of the motor 6, the rotation of the motor 6 becomes ti'l! Is it stable? .. This generation period ends before the speed self-correction value is set. Therefore, the accuracy of the speed self-correction value is low < tx, and the voltage offset of the speed control voltage of the motor 6 cannot be sufficiently compensated for. It is impossible to remove it.
また、モータ6の立上りを緩やかにすると,過渡期間で
の上記の問題は解消されるが、モータ6が起動してから
の立上り時間が長くなり、やはり速度自己補正のための
期間が長〈たる.本発明の目的は,かかる問題点を解消
し、速度自己補正期間を短縮し、かつ安定した速度自己
補正値を高い精度で得られるようにしたモータ制御装置
を提供することにある。Furthermore, if the start-up of the motor 6 is made gradual, the above-mentioned problem during the transient period will be resolved, but the start-up time after the motor 6 starts will be longer, and the period for speed self-correction will also be longer. .. SUMMARY OF THE INVENTION An object of the present invention is to provide a motor control device that solves these problems, shortens the speed self-correction period, and obtains a stable speed self-correction value with high accuracy.
上記目的を達或するために,本発明は、モータの回転速
度がその目橿回転速度よりも大きいときと小さいときと
の一方でクロックをアタプカウントし他方で核クロクク
をダウンカウントするカウント手段と,該モータの回転
速度が該目標回転速度付近で安定したことを検出し該カ
ウント手段のカウント動作を停止させる検出制御手段と
、該モータの回転速度が予め設定された前記目椋回転速
度を含む所定の速度ロックレンジ内にあるときのみ蚊カ
ウント手段をカウント動作させる手段と,骸カウント手
段の該検出制御手段によってカウント動作が停止したと
きのカウント値を速度自己補正値として速度制御信号に
加算する加算手段とを設ける.
本発明は、さらに,前記カウント手段のカウント値が予
め設定された許容範囲内にあるか否かを判定する判定手
段と,該判定手段の該カウント値が該許容範囲外にある
との判定にともなって前記カウント手段のカウントゲイ
ンを変化させるカウントゲイン変換手段とを設ける。In order to achieve the above object, the present invention provides a counting means for up-counting the clock on one side and down-counting the nuclear clock on the other hand when the rotational speed of the motor is larger or smaller than its target rotational speed; detection control means for detecting that the rotational speed of the motor is stabilized near the target rotational speed and stopping the counting operation of the counting means; means for causing the mosquito counting means to perform a counting operation only when the speed is within the speed lock range; and addition for adding the count value when the counting operation is stopped by the detection control means of the corpse counting means to the speed control signal as a speed self-correction value. and means. The present invention further provides determination means for determining whether the count value of the counting means is within a preset tolerance range, and determination means for determining whether the count value of the determination means is outside the tolerance range. Accordingly, a count gain converting means for changing the count gain of the counting means is provided.
本発明は,また,前記カウント手段によって生成される
前起速度自己補正値が予め設定された許容範囲内にある
か否かを判定する判定手段と、該判定手段によって制御
され該許容範囲内にある前記速度自己補正値が前記カウ
ント手段から得られる毎に記憶するメモリ手段と、該判
定手段によって制御され前記カウント手段で生成された
速度自己補正値が該許容範囲内にあるときには該速度自
己補正値を選択し前記カウント手段で生成された速度自
己補正値が該許容範囲外にあるとき該メモリ手段に記憶
されている速度自己補正値を選択するスイッチ手段とを
設げる。The present invention also provides determining means for determining whether or not the self-correction value of prestart speed generated by the counting means is within a preset tolerance range; memory means for storing the speed self-correction value every time the speed self-correction value is obtained from the counting means; and a memory means for storing the speed self-correction value whenever the speed self-correction value generated by the counting means is controlled by the determination means and is within the permissible range. switch means for selecting a speed self-correction value stored in the memory means when the speed self-correction value generated by the counting means is outside the permissible range;
カウント手段のカウント動作は、モータの回転速度が前
記速度一ククレンジに入ると開始される。The counting operation of the counting means is started when the rotational speed of the motor enters the speed range.
これによって該カウント手段は必要最小限のビット数で
よい上,速度自己補正値を生成する時間も最小限となり
、モータ制御の即応性が良< txる。As a result, the counting means requires only the minimum necessary number of bits, and the time required to generate the speed self-correction value is also minimized, resulting in good motor control responsiveness.
“また,常に,速度自己補正値が監視され、速度自己補
正値を生成中に速度自己補正値が許容範囲を越えた場合
には、(1)該カウンタ手段のカウントゲインを変える
あるいは、(2)前回生成した速度自己補正値を今回生
成した速度自己補正値の代りに用いることにより,速度
自己補正値のエラーを防ぐことができる。“Also, the speed self-correction value is always monitored, and if the speed self-correction value exceeds the permissible range while generating the speed self-correction value, (1) changing the count gain of the counter means or (2) ) By using the previously generated speed self-correction value instead of the currently generated speed self-correction value, errors in the speed self-correction value can be prevented.
まず、第3図により,本発明を用いたVTRについて説
明する。但し,同図において、10は磁気テープ、IL
12は記録再生ヘッド、13はドジムモータ14の口転
位相検出するタックへクド,15はドラムモータ14の
回転角速度を検出するDFGヘッド,16はキャブスタ
ン,17はキャプスタンモータ、1Bはキャブスタンモ
ータ170回転角速度を検出するCFGヘッド、19は
速度自己補正値発生器20.23の動作.停止を選択す
るヌイッチ、20はドラムモーIA14の速度自己補正
値発生器,21はドラムモータ14の速度制御器、22
はドラムモータ14の位相制御器,25はキャブスタン
モータ17の速度自己補正発生器、24はキャブスタン
モータ17の速度制御器、25は分局器、26はキャブ
スタンモータ170位相制御器、27〜30は加算器、
31.32はデジタル/アナログ変換器(以下、A/D
変換器).53.34はLPF,55はドラムモータ1
4のドライバ・アンプ,36はキャプスタンモータ17
のドライバ・アンプ、37.38は基準電圧源である.
第3図において、まず、ドラムモータ14が停止状態か
ら定常回転角速度状gまで移行する過程での制御につい
て説明する.
ドラムモータ14の立上り時には,位相制御器22と速
度自己補正値発生器20はOFFの状態にある。First, a VTR using the present invention will be explained with reference to FIG. However, in the same figure, 10 is a magnetic tape, an IL
12 is a recording/reproducing head, 13 is a tack head that detects the rotation phase of the Dojim motor 14, 15 is a DFG head that detects the rotational angular velocity of the drum motor 14, 16 is a cab stan, 17 is a capstan motor, and 1B is a cab stan. The CFG head detects the rotational angular velocity of the motor 170, and 19 indicates the operation of the velocity self-correction value generator 20.23. 20 is a speed self-correction value generator for the drum motor IA 14; 21 is a speed controller for the drum motor 14; 22
is a phase controller for the drum motor 14, 25 is a speed self-correction generator for the cab stan motor 17, 24 is a speed controller for the cab stan motor 17, 25 is a branching unit, 26 is a phase controller for the cab stan motor 170, 27- 30 is an adder,
31.32 is a digital/analog converter (hereinafter referred to as A/D
converter). 53.34 is LPF, 55 is drum motor 1
4 driver amplifier, 36 capstan motor 17
37.38 is the reference voltage source.
In FIG. 3, first, control during the process in which the drum motor 14 moves from a stopped state to a steady rotational angular velocity state g will be explained. When the drum motor 14 starts up, the phase controller 22 and the speed self-correction value generator 20 are in an OFF state.
1た、速度制御器21にはDFGヘッド15からDFG
信号が供給され、その周期が目標DFG周期と比較され
てそれらの差分値が速度制御信号DEとして出力される
。以上により,速度自己補正値発生器20から出力され
る速度自己補正値DVと位相制御器22の出力信号は零
の状態にある.したがって,速度制御器21から出力さ
れる速度制御信号DBのみが加算器50 . 29を介
してD/A変換器31に供給され、アナログの速度制御
信号に変換される.この速度制御信号はLPF5Sに供
給されて不要高駒波がP波されてドライバアンプ35に
供給され,これによってドラムモータ14が駆動される
。1, the speed controller 21 is connected to the DFG from the DFG head 15.
A signal is supplied, its period is compared with the target DFG period, and the difference value therebetween is outputted as the speed control signal DE. As a result of the above, the speed self-correction value DV output from the speed self-correction value generator 20 and the output signal of the phase controller 22 are in a zero state. Therefore, only the speed control signal DB output from the speed controller 21 is sent to the adder 50. 29 to the D/A converter 31, where it is converted into an analog speed control signal. This speed control signal is supplied to the LPF 5S, unnecessary high-frequency waves are converted into P waves, and the resulting signal is supplied to the driver amplifier 35, thereby driving the drum motor 14.
そして、ドラムモータ14の回転速度かその速度ロック
レンジ(ドラムモータ14の目標角速度の±x%の範囲
であって,これは例えば±5資の範囲とする)まで立ち
上がると,速度自己補正値発生器20が動作を開始して
速度自己補正値DVを生成する。しかし、位相制御器2
2はこのときもOFF状態である.速度制御器21から
出力される速度filljll信号DEと速度自己補正
値発生器20から出力される速度自己補正値DVとが加
算器30で加算され,その出力信号が加算器29を介し
てD/A変換器51へ供給され,以下,上記と同様にし
てドラムモータ14の速度制御が行なわれる.その後、
後述するようにして速度自己補正値発生器20でドラム
モータ14の速度自己補正値の生成が完了すると、ドラ
ムモータ14の速度制御が終了してドラムモータ14は
目標角速度で回転する。Then, when the rotational speed of the drum motor 14 rises to its speed lock range (a range of ±x% of the target angular velocity of the drum motor 14, which is, for example, a range of ±5 points), a speed self-correction value is generated. The device 20 starts operating and generates a velocity self-correction value DV. However, phase controller 2
2 is also in the OFF state at this time. The speed filljll signal DE outputted from the speed controller 21 and the speed self-correction value DV outputted from the speed self-correction value generator 20 are added by an adder 30, and the output signal is sent via an adder 29 to the D/ It is supplied to the A converter 51, and thereafter the speed of the drum motor 14 is controlled in the same manner as described above. after that,
When the generation of the speed self-correction value for the drum motor 14 by the speed self-correction value generator 20 is completed as described later, the speed control of the drum motor 14 is completed and the drum motor 14 rotates at the target angular velocity.
このようにして、ドラムモータ14の速度制御が終了す
ると,これと同時に位相制御器22が動作を開始する。When the speed control of the drum motor 14 is completed in this way, the phase controller 22 starts operating at the same time.
ここで、ドラムモータ14の回転位相信号TPがタック
ヘッド13によって検出され、位相制御器22へ供艙さ
れる.この位相制御器22では,基準位相と回転位相信
号rpとが比較され、これらの位相差を表わす位相制御
信号が出力され,これが加算器30の出力信号と加算さ
れる.これにより、速度制御と位相制御が完了する.
筐た,キャブスタンモータ17についても、速度制御器
24.位相制御器26および速度自己補正値発生器25
により,ドラムモータ14に対する上記の制御と同様に
行々われる.す々わち,キャブスタンモータ17の速度
制御は,速度制御器24の目標CFG周期との比較信号
としてキャプスタンモータ17の回転周期を示すCFG
ヘッド1BからのCFG信号が用いられ、その位相制御
は、位相制御器26℃基準位相に対する比較信号として
このCFG信号を分局器25で分周された信号が用いら
れて行々われる.以下,キャブスタンモータ17の駆動
方法および速度自己補正値発生器23の動作は、ドラム
モータ14の場合と同様であるため,ここでは、説明を
省略する.
次に、本発明の実施例を図面によって説明する.第1図
は本発明によるモータ制御装置の一実施例を示す構成図
であって、59は基準クロックφJIJl7の入力端子
、40は制御カウンタ,41は現在のモータの回転角速
度が目標角速度より速いか遅いかを判定するデコーダ,
42はデコーダ41の出力を規定値カウントしそのカウ
ント終了とともに゜H゜(為レベル)のカウント終了信
号を出力する一致カウンタ,46はインパータ、44.
45はアンドゲート、46は基本クロックとしての第3
図におけるDFG信号の入力端子,47はIJ }リガ
ラブル信号の入力端子,48はD/A変換器,49は速
度制御信号の出力端子、50は速度自己補正値を生成す
るU/n (アクプ/ダウン)カウンタ,51はモータ
の回転角周波数が速度ロククレンジ内にあるときに@H
゜の信号DPIを出力するデコーダ,52はラッチ回路
、55は加算器である。Here, the rotational phase signal TP of the drum motor 14 is detected by the tack head 13 and provided to the phase controller 22. The phase controller 22 compares the reference phase and the rotational phase signal rp, outputs a phase control signal representing the phase difference between them, and adds this to the output signal of the adder 30. This completes speed control and phase control. Also for the cab stan motor 17, the speed controller 24. Phase controller 26 and speed self-correction value generator 25
The control for the drum motor 14 is performed in the same manner as described above. In other words, the speed control of the cabstan motor 17 is performed using the CFG which indicates the rotation period of the capstan motor 17 as a comparison signal with the target CFG period of the speed controller 24.
The CFG signal from the head 1B is used, and its phase is controlled by using a signal obtained by frequency-dividing this CFG signal by a divider 25 as a comparison signal with respect to the 26° C. reference phase of the phase controller. Hereinafter, since the driving method of the cab stan motor 17 and the operation of the speed self-correction value generator 23 are the same as those of the drum motor 14, their explanation will be omitted here. Next, embodiments of the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a motor control device according to the present invention, in which 59 is an input terminal for a reference clock φJIJl7, 40 is a control counter, and 41 is a check mark indicating whether the current rotational angular velocity of the motor is faster than the target angular velocity. Decoder to determine if it is slow,
42 is a coincidence counter that counts the output of the decoder 41 by a specified value and outputs a count end signal of ゜H゜ (tolerance level) upon completion of the count; 46 is an inverter; 44.
45 is an AND gate, and 46 is a third clock as a basic clock.
In the figure, 47 is the input terminal for the DFG signal, 47 is the input terminal for the IJ} regregable signal, 48 is the D/A converter, 49 is the output terminal for the speed control signal, and 50 is the U/n (acp/n) that generates the speed self-correction value. down) counter, 51 is @H when the rotational angular frequency of the motor is within the speed range.
52 is a latch circuit, and 55 is an adder.
第2図はモータの立上り過程とU/0カウンタ5oのモ
ードを示すものであって、横軸に時間、縦軸にモータの
角速度をとってぃる〇
第1図および第2図において、制御カウンタ4oは第3
図における速度制御器21に和当し,第9図におけるカ
ウンタ1とラクチ回路2とで構威されている.モータの
起動とともに入力端子39からの基準クロックφJgF
とDFG信号とが供給される制御カウンタ40から速度
制御信号が出力されて加算器53に供給され,加算器5
3の出力信号がD/A変換器48でアナログ信号に変換
されて出力端子49から出力される.
゛また、加算器55の出力信号はデコーダ51に供給さ
れる.このデコーダ51には、第2図に示すように,モ
ータの目標角速度を中心とした速度ロックレンジが設定
されており,加算器53の出力信号によってモータの回
転角速度が速度ロックレンジ内にあるか否か判定される
。デコーダ51の出力信号DPLは、モータの回転角速
度がこの速度ロックレンジ内にたいときには“H゜とk
り,この回転角速度が速度ロックレンジ内にあるときに
は”L”と11る。Figure 2 shows the start-up process of the motor and the mode of the U/0 counter 5o, with time on the horizontal axis and the angular velocity of the motor on the vertical axis. In Figures 1 and 2, the control Counter 4o is the third
It corresponds to the speed controller 21 in the figure, and is composed of the counter 1 and the control circuit 2 in Figure 9. Reference clock φJgF from input terminal 39 at the same time as motor startup
A speed control signal is output from the control counter 40 to which the and DFG signals are supplied, and is supplied to the adder 53.
3 is converted into an analog signal by a D/A converter 48 and output from an output terminal 49.゛The output signal of the adder 55 is also supplied to the decoder 51. As shown in FIG. 2, this decoder 51 has a speed lock range set around the target angular velocity of the motor, and determines whether the rotational angular velocity of the motor is within the speed lock range based on the output signal of the adder 53. It is determined whether or not. When the rotational angular velocity of the motor is within this speed lock range, the output signal DPL of the decoder 51 is “H°” and “K”.
When this rotational angular velocity is within the velocity lock range, it is set to "L".
筐た,入力端子47かも入力されるリトリガブル信号R
TBは通常゜H“であって,任意の時刻に速度自己補正
値を再設定する場合には“L“とtx.る。A retriggerable signal R is also input to the input terminal 47 of the housing.
TB is normally °H", and when resetting the speed self-correction value at an arbitrary time, it is set to "L".
そこで,モータが停止状態から起動するときにはデコー
ダ51の出力信号DPLは゜H”であり、このときりト
リガプル信号RTBが゜H゜とすると,アンドグート4
5の出力信号も”H゜に保持されてU/nカウンタ50
と一致カウンタ42とがリセット状態に設定される。こ
こで、入力端子46からU/0カウンタ50のクロクク
φとしてDFG信号が入力されるが、一致カウンタ42
がリセット状態にあるときには,その出力信号は゜H“
であってインバータ43で゜L゜に反転されてアンドゲ
ート44に供給される。このために,入力端子46から
のDFG信号はアンドゲ−ト44によって遮断されてU
/nカウンタ50に供給されたい.
モータの起動後時間T,経過して、第2図に示すように
,モータの回転角速度が速度ロックレンジに達すると、
デコーダ51の出力信号DPIが“L゜となり,これに
よってアンドゲート45の出力信号が“L゜とhってU
/nカウンタ50と一致カウンタ42がリセクト解除さ
れる。これとともに、一致カウンタ42の出力信号は@
rと々り、インバータ45で“H“に反転されてアンド
ゲート44に供給される。Therefore, when the motor starts from a stopped state, the output signal DPL of the decoder 51 is ゜H'', and if the trigger pull signal RTB is ゜H゜ at this time, the output signal DPL of the decoder 51 is ゜H゜.
The output signal of 50 is also held at "H°" and the U/n counter 50
and the coincidence counter 42 are set to a reset state. Here, the DFG signal is input from the input terminal 46 as the clock φ of the U/0 counter 50, but the coincidence counter 42
When is in the reset state, its output signal is ゜H“
The inverter 43 inverts the signal to .L. and supplies it to the AND gate 44. For this reason, the DFG signal from the input terminal 46 is blocked by the AND gate 44 and
/n to be supplied to the counter 50. When time T has elapsed after the motor was started, and the rotational angular velocity of the motor reaches the speed lock range, as shown in FIG.
The output signal DPI of the decoder 51 becomes "L°", and the output signal of the AND gate 45 becomes "L°" and "U".
/n counter 50 and coincidence counter 42 are reset. Along with this, the output signal of the coincidence counter 42 is @
The signal r is inverted to "H" by the inverter 45 and supplied to the AND gate 44.
これにより,入力端子46からのDFGCFa号はアン
ドゲート44を介してクロックφとしてU/nカウンタ
50に供給される。As a result, DFGCFa from the input terminal 46 is supplied to the U/n counter 50 via the AND gate 44 as a clock φ.
一方、デコーダ41は、制御カウンタ40の出力により
,モータの現回転角速度が目標角速度より大ぎいか小さ
いかを判定し、この判定結果をU/0カウンタ50に送
るとともに,この現回転角速度が目標角速度と一致した
とき、これを表わす一致パルスを一致カウンタ42に送
る。U/nカウンタ50は、デコーダ41の判定結果に
より,現回転角速度が目標角速度よりも小さいときDF
G信号をアップカウントし、現回転角速度が目標角速度
よりも大きいときDFG信号をダウンカウントする.そ
こで、モータの回転角速度は、目標角速度に近づいて速
度ロックレンジに入ると,弟2図に示すように、目標角
速度をほぼ中心にして振動しながらこの目標角速度に近
づくが,この振動期間において、モータの回転角速度が
目標角速度よりも小さい1つおきの期間T@ * T4
+ Ta +・・・・・・ でU/nカウンタ50は
アップカウントし,モータの回転角速度が目標角速度よ
りも大きい1つおきの期間T 1 +T,.・・・・・
・でU/nカウンタ50はダウンカウントする。On the other hand, the decoder 41 determines whether the current rotational angular velocity of the motor is larger or smaller than the target angular velocity based on the output of the control counter 40, sends this determination result to the U/0 counter 50, and outputs the current rotational angular velocity to the target angular velocity. When the angular velocity matches, a match pulse representing this is sent to the match counter 42. According to the determination result of the decoder 41, the U/n counter 50 detects the DF when the current rotational angular velocity is smaller than the target angular velocity.
The G signal is counted up, and when the current rotational angular velocity is greater than the target angular velocity, the DFG signal is counted down. Therefore, when the rotational angular velocity of the motor approaches the target angular velocity and enters the speed lock range, as shown in Figure 2, it approaches the target angular velocity while vibrating approximately around the target angular velocity, but during this vibration period, Every other period T@*T4 during which the rotational angular velocity of the motor is smaller than the target angular velocity
+ Ta +... The U/n counter 50 counts up, and every other period T 1 +T, .・・・・・・
- The U/n counter 50 counts down.
このように、モータの回転角速度は,速度ロックレンジ
に入ると、振動したから目標角速度に近づいて遂には一
定とkるが,このときの回転角速度と目標角速度との差
が回転角速度のオフセット量であって. U/nカウン
タ50はこのオフセクト量をキャンセルする速度自己補
正値を形或する。このために,U/nカウンタ50は,
モータの回転角速度が一定とf(ったときに,カウント
を終了し、このときのカウント値が速度自己補正値とし
てラッチ回路52にラッチされるようにするのであるが
、モータの回転角速度が一定とたったp・否かの判定は
一致回路42によって行kわれる。In this way, when the motor's rotational angular velocity enters the speed lock range, it oscillates, approaches the target angular velocity, and finally becomes constant, but the difference between the rotational angular velocity and the target angular velocity at this time is the offset amount of the rotational angular velocity. And. U/n counter 50 forms a speed self-correction value that cancels this amount of offset. For this purpose, the U/n counter 50 is
When the rotational angular velocity of the motor becomes constant f(), the counting is terminated, and the count value at this time is latched in the latch circuit 52 as a speed self-correction value. However, when the rotational angular velocity of the motor is constant The matching circuit 42 determines whether or not p is reached.
すたわち、一致カウンタ42は、上記のようにリセット
解除されると、デコーダ41からの一致パルスをカウン
ト開始し,モータの回転角速度が一定となる期間を表わ
すカウント値に達すると、その出力信号を1H”にする
.これにより、インバータ43の出力信号は゜L゜とな
り、入力端子46からのDFG信号がアンドゲート44
によって遮断されてU/nカウンタ50はカウントを停
止する。また、一致カウンタ42の出力信号の“L゜か
ら゛H゜への立上りエッジなどにより、そのときのU/
0カウンタ50のカウント値が速度自己補正値としてラ
クチ回路52にラッチされる。That is, when the coincidence counter 42 is reset as described above, it starts counting coincidence pulses from the decoder 41, and when it reaches a count value representing a period during which the rotational angular velocity of the motor is constant, its output is The signal is set to 1H". As a result, the output signal of the inverter 43 becomes ゜L゜, and the DFG signal from the input terminal 46 is input to the AND gate 44.
The U/n counter 50 stops counting. Also, depending on the rising edge of the output signal of the coincidence counter 42 from “L° to “H°”, the current U/
The count value of the 0 counter 50 is latched in the delay circuit 52 as a speed self-correction value.
kお,ここでは、モータの回転角速度が一定と1よった
とする一致カウンタ42のカウント値を7とするが、こ
れに限るものでは紅い。Here, it is assumed that the count value of the coincidence counter 42 is 7 when the rotational angular velocity of the motor is constant and is equal to 1, but it is not limited to this.
ラッチ回路52の速度自己補正値は加算器55で制御カ
ウンタ40からの速度制御信号のオフセット量がキャン
セルされるように加算される.加算器53の出力信号は
D/,4変換器48でアナログの速度制御信号に変換さ
れ、出力端子49から出力されてモータの速度制御に用
いられる.このようにして、モータは目標角速度℃回転
することに々る.以上のように,この実施例によれば,
速度自己補正は速度ロックレンジに達してから生成を開
始するので、必要最少限の期間で速度自己補正値が生戚
でき,1た. U/nカウンタ500ビット数も必要最
少限でよい.
第4図は本発明によるモータ制御装置の他の実施例を示
すブロック図であって,54はU/1)カウンタ50の
カウントゲインを切換えるカウントゲイン切換器、55
は後述する速度自己補正値の許容範囲を示す上限.下限
テータを格納したメモリ,56はU/nカウンタ500
カウント値とメモリ55におげる速度自己補正値の上限
.下限データとを比較する比較器であって、第1図に対
応する部分には同一符号をつげて重複する説明は省略す
る.第1図において,btカウンタ50のカウントゲイ
ンが高い場合,すなわちU/0カウンタ50のカウント
クロククであるDFG信号の周波数が高い場合には,モ
ータの立上りは急峻と々って速度自己補正に要する時間
が短くなるが、その反面速度自己補正値の精度が低下す
る.また、U/nカウンタ50のカウントゲインが低い
場合、すtlわちU/nカウンタ50のクロック周波数
が低い場合には、速度自己補正値の精度が高く々るが,
その反面速度自己補正に要する時間が長くなる。The speed self-correction value of the latch circuit 52 is added by an adder 55 so that the offset amount of the speed control signal from the control counter 40 is canceled. The output signal of the adder 53 is converted into an analog speed control signal by a D/4 converter 48, and outputted from an output terminal 49 for use in motor speed control. In this way, the motor rotates at the target angular velocity °C. As described above, according to this embodiment,
Since the speed self-correction starts generating after reaching the speed lock range, the speed self-correction value can be generated in the minimum necessary period. The number of U/n counter 500 bits can be kept to the minimum necessary. FIG. 4 is a block diagram showing another embodiment of the motor control device according to the present invention, in which 54 is a count gain switcher for switching the count gain of the U/1) counter 50;
is the upper limit indicating the allowable range of the speed self-correction value, which will be described later. Memory that stores the lower limit data, 56 is a U/n counter 500
The upper limit of the count value and the speed self-correction value stored in the memory 55. This is a comparator for comparing lower limit data, and parts corresponding to those in FIG. 1 are given the same reference numerals and redundant explanations will be omitted. In Fig. 1, when the count gain of the bt counter 50 is high, that is, when the frequency of the DFG signal, which is the count clock of the U/0 counter 50, is high, the motor rises abruptly and the speed self-corrects. Although the time required is shorter, the accuracy of the speed self-correction value is reduced. Furthermore, when the count gain of the U/n counter 50 is low, that is, when the clock frequency of the U/n counter 50 is low, the accuracy of the speed self-correction value is required to be high.
On the other hand, the time required for speed self-correction becomes longer.
第4図に゛示す実施例は、速度自己補正期間と速度自己
補正値の精度とを最適にするために、U/Dカウンタ5
00カウントゲインを常に最適に設定することができる
ようにしたものであって、以下、第5図を用いてこの実
施例を説明する.なお,同図(.)は、第2図と同様に
、モータの立上り特性を示しており、横軸に時間、縦軸
にモータの回転角速度をとっている。同図(b″) .
(,)は横軸に時間,縦軸にU/nカウンタ50のカ
ウント値(速度自己補正値)をとっている.但し,U/
Dカウンタ50のカウントゲインは同図(,)の方が高
い.
第4図において、U/f)カウンタ50のカウント値は
比較器56にも供給され,メモリ55からの上限.下限
データと常時比較されてこのカウント値が速度自己許容
範囲内,外のいずれにあるかの判別が行たわれる。そし
て,この判別結果に縦ってカウントゲイン切換器54が
U/0カウンタ50のカウントゲインを切換える。The embodiment shown in FIG. 4 uses a U/D counter 5 to optimize the speed self-correction period and the accuracy of the speed self-correction value.
This embodiment is designed so that the 00 count gain can always be optimally set, and this embodiment will be explained below with reference to FIG. Note that, similarly to FIG. 2, FIG. 2 (.) shows the start-up characteristics of the motor, with the horizontal axis representing time and the vertical axis representing the rotational angular velocity of the motor. Same figure (b'').
(,) shows time on the horizontal axis and the count value (speed self-correction value) of the U/n counter 50 on the vertical axis. However, U/
The count gain of the D counter 50 is higher in the figure (,). In FIG. 4, the count value of the U/f) counter 50 is also supplied to a comparator 56, and the upper limit value from the memory 55 is supplied to the comparator 56. It is constantly compared with lower limit data to determine whether this count value is within or outside the self-permissible speed range. Then, the count gain switch 54 switches the count gain of the U/0 counter 50 in accordance with this determination result.
そこで、第5図(A)に示す特性を基準としてカウント
ゲインが高い第5図(,)の速度自己補正値生威過程で
は,カウントの傾斜勾配が大きいため、同図(A)に比
べて速度自己補正誤差を発生する.そこで、この速度自
己補正誤差を小さくするために、同図(,)に示す様に
,比較器56に速度自己補正値許容範囲とこの許容範囲
以上のHlオーバー領域とこの許容範囲以下のLOオー
バー領域とが設定されており,比較器56は. U/n
カウンタ50のカウント動作がアップカウントからダウ
ンカウントへ切り換わるカウント値がElオーバー領域
であれば,ゲインDOWN制御信号を出力してU/nカ
ウンタ50のカウントゲインが下がるようにし,これが
LOオーバー゛領域であれは,ゲインUP制御信号を出
力してそのカウントゲインが上がるようにする。また、
ダウンカウントからアップカウントに切り換わるカウン
ト値がElオーバー領域であれば. U/nカウンタ5
00カウントゲインが上がるようにし,これがLOオー
バー領域であればそのカウントゲインか上がるようにす
る.
このようにして. U/nカウンタ50から得られる速
度自己補正値がその許容範囲内に常にあるようlc.U
/nカウンタ500カウントゲインが設定され、速度自
己補正期間と速度自己補正値の精度の最適化が実現する
。Therefore, in the speed self-correction value production process in Figure 5 (,) where the count gain is high based on the characteristics shown in Figure 5 (A), the slope of the count is large, so compared to Figure 5 (A), Generates speed self-correction error. Therefore, in order to reduce this speed self-correction error, as shown in the figure (,), the comparator 56 has a speed self-correction value permissible range, an Hl over range above this permissible range, and an LO over range below this permissible range. area is set, and the comparator 56 is set. U/n
If the count value at which the count operation of the counter 50 switches from up-counting to down-counting is in the El over range, a gain DOWN control signal is output to lower the count gain of the U/n counter 50, and this is in the LO over range. If so, output a gain UP control signal to increase the count gain. Also,
If the count value that switches from down counting to up counting is in the El over area. U/n counter 5
00 count gain is increased, and if this is in the LO over area, the count gain is increased. In this way. The lc. U
/n counter 500 count gain is set, and optimization of the speed self-correction period and the accuracy of the speed self-correction value is realized.
第6図は@4図におけるカウントゲイン切換器54の一
具体例を示すブロック図であって,57〜60は2分周
器、61は2分周器57〜60の出力を切換えるスイク
チ、62はスイッチ61の出力が供給される出力端子、
63はDFG信号の入力端子,64は比較器56から出
力されるゲインUP制御信号の入力端子、65は比較器
56かも出力されるゲインD O W N f’j!J
l”信号の入力端子である.
第4図のU/0カウンタ50のカウントゲインを変化さ
せることは, U/nカウンタ50のクロククを分局す
ることで実現することができる。そこで,第6図で11
,入力端子63から入力されるクロノクとしてのDFG
信号が2分周器57〜60で分周されて4通りの分局出
力が作威され、カウントゲインを4通り変化できるよう
にしている。kお、各分局器57〜60としては他の分
局比及び分局比段数とすることができる.スイッチ61
は、入力端子64からのゲインUP制御信号や入力端子
65からのゲインDOWN制御信号に従い、2分周器5
7〜60のいずれかの出力を選択する。FIG. 6 is a block diagram showing a specific example of the count gain switch 54 in FIG. is an output terminal to which the output of the switch 61 is supplied;
63 is an input terminal for the DFG signal, 64 is an input terminal for the gain UP control signal output from the comparator 56, and 65 is a gain D OW N f'j! that is also output from the comparator 56. J
This is the input terminal for the l'' signal. Changing the count gain of the U/0 counter 50 in FIG. 4 can be achieved by dividing the clock of the U/N counter 50. Therefore, as shown in FIG. So 11
, DFG as a clock input from the input terminal 63
The signal is frequency-divided by two frequency dividers 57 to 60 to produce four types of divided outputs, so that the count gain can be changed in four ways. Furthermore, each of the branching units 57 to 60 may have a different branching ratio and number of stages. switch 61
divider 5 by 2 according to the gain UP control signal from the input terminal 64 and the gain DOWN control signal from the input terminal 65.
Select any output from 7 to 60.
以上のようにして,この具体例では、DFG信号の分局
比を変えることにより. U/nカウンタ50の力r/
ントゲインを変化させることができる。As described above, in this specific example, by changing the division ratio of the DFG signal. U/n counter 50 force r/
The gain can be changed.
第7図は本発明によるモータ制御装置のさらに他の実施
例を示すブロック図であって,66はスイッチ、67は
メモリであり,第1図.第4図に対応する部分には同一
符号をつげて重複する説明を僅略する.
また,@8図はこの実施例の動作を示すものであって、
第5図(,)と同様に,速度自己補正値の生成過程を示
している。FIG. 7 is a block diagram showing still another embodiment of the motor control device according to the present invention, in which 66 is a switch, 67 is a memory, and FIG. Parts corresponding to those in Fig. 4 are given the same reference numerals and redundant explanations will be omitted. Also, Figure @8 shows the operation of this embodiment,
Similarly to FIG. 5 (,), it shows the process of generating the speed self-correction value.
この実施例では,モータの速度制御において、モータの
立上り特性が外環境(急激た温度変化等)の影響により
異常状態にkクた場合の速度自己補正値に発生するエラ
ーを防止するものである。This embodiment prevents errors that occur in the speed self-correction value when the motor's start-up characteristics go into an abnormal state due to the influence of the outside environment (sudden temperature change, etc.) during motor speed control. .
第7図において、U/nカウンタ50から出力される速
度自己補正値は、通常スイクチ66を介し、比較器56
に供給されてメモリ56の速度自己補正値の上・下限デ
ータと比較される.その結果,今回U/Dカウンタ50
で得られた速度自己補正値がこの上.下データで決壕る
速度自己補正値の許容範囲内にあるときには,これがス
イッチ66で選択されてラッチ回路52にラッチされる
とともに、メモリ67に記憶される.したがって,U/
0カウンタ50が次の速度自己補正値を生成するときに
は、メモリ67には前回筐でに生成された最終の貯容範
囲内にある速度自己補正値が記憶されている。In FIG. 7, the speed self-correction value outputted from the U/N counter 50 is normally sent to a comparator 56 via a switch 66.
and is compared with the upper and lower limit data of the speed self-correction value in the memory 56. As a result, this time the U/D counter was 50.
The speed self-correction value obtained is above this. When the speed self-correction value determined by the lower data is within the allowable range, this is selected by the switch 66 and latched by the latch circuit 52, and is also stored in the memory 67. Therefore, U/
When the 0 counter 50 generates the next speed self-correction value, the memory 67 stores the speed self-correction value within the final storage range generated in the previous case.
一方,今回U/nカウンタ50で生成された速度自己補
正値が第8図の時点t1のように上記許容範囲を越えて
いる々らは、比較器56はこの今回生成された速度自己
補正値はエラーとh ?J: L .スイッチ66をメ
モリ67に切換えてそこに格納されている、たとえば前
回に生成された速度自己補正値を選択させ,この速度自
己補正値をラクチ回路52にラクチさせる。On the other hand, if the speed self-correction value generated by the U/N counter 50 this time exceeds the above-mentioned allowable range as at time t1 in FIG. is an error and h? J:L. The switch 66 is switched to the memory 67 to select, for example, a previously generated speed self-correction value stored therein, and this speed self-correction value is applied to the control circuit 52.
以上のように、この具体例によれば,速度自己補正値が
許容範囲を越え工生成された場合には、メモリ67で前
回保持しておいた速度自己補正値で代用することにより
、速度自己補正値のオーバーエラーな防ぐことができる
。As described above, according to this specific example, when the speed self-correction value exceeds the allowable range and is generated, the speed self-correction value previously stored in the memory 67 is substituted, so that the speed self-correction value is Overcorrection errors can be prevented.
11お,以上の各実施例はドラムモータの速度制御につ
いてのものであったが,キャプスタンモータの速度制御
についても同様である。11. Although each of the above embodiments concerns the speed control of the drum motor, the same applies to the speed control of the capstan motor.
以上説明したように,本発明によれば、(1)速度自己
補正生成動作は,モータの回転角速反が立ち上がって予
め設定された速度ロククレンジ内に達してから開始する
ので,速度自己補正値の生成に敬する時間が短縮される
し,速度自己補正値を生成するカウンタのビット数は必
要最少限でよく,定常状態へのモータの立上り時間の短
縮や回路規模の縮少化が達成できる。As explained above, according to the present invention, (1) the speed self-correction generation operation is started after the rotational angular speed of the motor rises and reaches within the preset speed range; therefore, the speed self-correction value is The time it takes to generate the speed self-correction value is shortened, and the number of bits in the counter that generates the speed self-correction value can be kept to the minimum necessary, reducing the time it takes for the motor to reach a steady state and reducing the circuit size. .
(2} 速度自己補正値を生成するカウンタのカウン
トゲインを速度自己補正値の予め設定された許容範囲か
らのずれに応じて変えることができ、これにより,常に
精度が確保された速度自己補正値を得ることができる.
{3}速度自己補正値が予め設定されたその許容範囲を
越えたときには前回までに生戒された速度自己補正値で
代用することができ、これにより、速度自己補正値のエ
ラーによる誤動作を防止することができる.(2) The count gain of the counter that generates the speed self-correction value can be changed according to the deviation of the speed self-correction value from a preset tolerance range, thereby ensuring the accuracy of the speed self-correction value at all times. {3} When the speed self-correction value exceeds the preset allowable range, the speed self-correction value determined previously can be substituted, and thereby the speed self-correction value It is possible to prevent malfunctions caused by errors.
第1図は本発明によるモータ制御装置の一実施例を示す
プロクク図、第2図はその動作を示す図、第3図は本発
明によるモータ制御装置を用いた磁気記録再生装置のサ
ーボ機構を示すブロック図、第4図は本発明によるモー
タ制御装置の他の実施例を示すブロック図,第5図はそ
の動作を示す図,$6図は第4図におけるカウントゲイ
ン変換器の−具体例を示すブロック図、第7図は本発明
によるモータ制御装置のさらに他の実施例を示すブロッ
ク図、第8図はその動作を示す図,第9図は従来のモー
タ速度制御系を示すブロック図、第10図は第9図にお
ける速度自己補正動作を示す図である。
40・・・・・一・・
42・・・・・・・・・
46・・・・・・・・・
48・・・・・・・・・
49・・・・・・・・・
50・・・・・・・・・
51・・・・・・・・
54・・・・・・・・・
55・・・・・・・・・
66・・・・・・・・・
制御カウンタ 41・・・・・・・・・デコーダ一致カ
ウンタ 44・・・・・一・・アンドゲートクロックの
入力端子
D/i変換器
速度制御信号の出力端子
アップ/ダウンカウンタ
デコーダ 53・・・・・・・・・加算器カウント
ゲイン変換器FIG. 1 is a schematic diagram showing an embodiment of a motor control device according to the present invention, FIG. 2 is a diagram showing its operation, and FIG. 3 is a diagram showing a servo mechanism of a magnetic recording/reproducing device using the motor control device according to the present invention. FIG. 4 is a block diagram showing another embodiment of the motor control device according to the present invention, FIG. 5 is a diagram showing its operation, and FIG. 6 is a specific example of the count gain converter in FIG. 4. FIG. 7 is a block diagram showing still another embodiment of the motor control device according to the present invention, FIG. 8 is a diagram showing its operation, and FIG. 9 is a block diagram showing a conventional motor speed control system. , FIG. 10 is a diagram showing the speed self-correction operation in FIG. 9. 40...1... 42...46...48...48...49...50・・・・・・・・・ 51・・・・・・・・・ 54・・・・・・・・・ 55・・・・・・・・・ 66・・・・・・・・・ Control counter 41...Decoder coincidence counter 44...1...Input terminal for AND gate clock Output terminal for D/I converter speed control signal Up/down counter decoder 53... ...Adder count gain converter
Claims (1)
の目標回転速度との差に応じた速度制御信号を形成し、
該モータの回転速度を制御するようにしたモータ制御装
置において、該モータの回転速度が該目標回転速度より
も大きいときと小さいときとの一方でクロックをアップ
カウントし他方で該クロックをダウンカウントするカウ
ント手段と、該モータの回転速度が該目標回転速度付近
で安定したことを検出し該カウント手段のカウント動作
を停止させる検出制御手段と、該カウント手段の該検出
制御手段によってカウント動作が停止したときのカウン
ト値を速度自己補正値として前記速度制御信号に加算す
る加算手段とを設け、前記速度制御信号のオフセット値
を除去することができるように構成したことを特徴とす
るモータ制御装置。 2、請求項1において、前記モータの回転速度が予め設
定された前記目標回転速度を含む所定の速度ロックレン
ジ内にあるときのみ前記カウント手段をカウント動作さ
せる手段を設けたことを特徴とするモータ制御装置。 3、請求項1または2において、前記カウント手段のカ
ウント値が予め設定された許容範囲内にあるか否かを判
定する判定手段と、該判定手段の該カウント値が該許容
範囲外にあるとの判定にともなって前記カウント手段の
カウントゲインを変化させるカウントゲイン変換手段と
を設け、前記カウント手段のカウント値を常に該許容範
囲内に確保することができるように構成したことを特徴
とするモータ制御装置。 4、請求項3において、前記カウントゲイン変換手段は
前記カウント手段のクロックを分周する分周手段であっ
て、分周比が前記判定手段の判定結果に応じて可変であ
ることを特徴とするモータ制御装置。 5、請求項1または2において、前記カウント手段によ
って生成される前記速度自己補正値が予め設定された許
容範囲内にあるか否かを判定する判定手段と、該判定手
段によって制御され該許容範囲内にある前記速度自己補
正値が前記カウント手段から得られる毎に記憶するメモ
リ手段と、該判定手段によって制御され前記カウント手
段で生成された速度自己補正値が該許容範囲内にあると
きには該速度自己補正値を選択し前記カウント手段で生
成された速度自己補正値が該許容範囲外にあるとき該メ
モリ手段に記憶されている速度自己補正値を選択するス
イッチ手段とを設け、前記加算手段は該スイッチ手段で
選択された速度自己補正値を前記速度制御信号に加算す
ることを特徴とするモータ制御装置。[Claims] 1. Detecting the rotational speed of a motor and forming a speed control signal according to the difference between the rotational speed and a target rotational speed of the motor;
In a motor control device configured to control the rotational speed of the motor, a clock is counted up when the rotational speed of the motor is larger than the target rotational speed and when it is smaller than the target rotational speed, and the clock is counted down on the other hand. a counting means; a detection control means for detecting that the rotational speed of the motor has stabilized near the target rotational speed and stopping the counting operation of the counting means; and a detection control means for stopping the counting operation of the counting means. 1. A motor control device comprising: an addition means for adding a count value of the time to the speed control signal as a speed self-correction value, so that an offset value of the speed control signal can be removed. 2. The motor according to claim 1, further comprising means for causing the counting means to perform a counting operation only when the rotational speed of the motor is within a predetermined speed lock range including the preset target rotational speed. Control device. 3. In claim 1 or 2, there is provided a determining means for determining whether or not the count value of the counting means is within a preset tolerance range; and a count gain converting means for changing the count gain of the counting means in accordance with the determination of the motor, the motor being configured such that the count value of the counting means can always be maintained within the permissible range. Control device. 4. In claim 3, the count gain conversion means is a frequency division means for dividing the clock of the counting means, and the frequency division ratio is variable according to the determination result of the determination means. Motor control device. 5. In claim 1 or 2, determining means for determining whether or not the speed self-correction value generated by the counting means is within a preset tolerance range; memory means for storing the speed self-correction value each time the speed self-correction value within the range is obtained from the counting means; switch means for selecting a self-correction value and selecting a speed self-correction value stored in the memory means when the speed self-correction value generated by the counting means is outside the allowable range; A motor control device characterized in that a speed self-correction value selected by the switch means is added to the speed control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1231597A JPH0398483A (en) | 1989-09-08 | 1989-09-08 | Motor controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1231597A JPH0398483A (en) | 1989-09-08 | 1989-09-08 | Motor controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0398483A true JPH0398483A (en) | 1991-04-24 |
Family
ID=16926008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1231597A Pending JPH0398483A (en) | 1989-09-08 | 1989-09-08 | Motor controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0398483A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6897896B1 (en) | 1999-06-23 | 2005-05-24 | Fuji Photo Optical Co., Ltd. | TV lens system |
-
1989
- 1989-09-08 JP JP1231597A patent/JPH0398483A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6897896B1 (en) | 1999-06-23 | 2005-05-24 | Fuji Photo Optical Co., Ltd. | TV lens system |
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