JPH0398146A - Microprocessor system - Google Patents

Abstract

PURPOSE:To improve the effective transfer speed in a microprocessor system by providing a DMAC and an MPSC which converts the data into a serial form from a parallel form into a slave system and switching properly a double- sided storage circuit via a CPU. CONSTITUTION:A control signal buffer circuit 11, an address information buffer circuit 12, and a data information buffer circuit 13 are provided to separate a CPU 10 from the local system buses 14 together with a local system LS, a slave system SS, a buffer control circuit 15, a bus exchange circuit 17 and the circuits 17 - 21 which secure the interfaces to a multi-system bus 25, a slave control signal buffer 22, a slave address information buffer circuit 23, and a slave data information buffer circuit 24. Then the system SS is provided with a means which converts the data on another microprocessor system into a parallel form from a serial form by the functions of a DMAC (direct memory access controller) and an MPSC (multi-protocol serial controller) and performs the transmission/reception of data. The CPU 10 switches a storage circuit to which the bidirectional accesses are possible. As a result, the effective processing speed is improved in a multiprocessor system.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムに関し、特に複
数のマイクロプロセッサシステムと、これらのマイクロ
プロセッサシステムが共通に接続されたシステムバスと
により構成され、これらのマイクロプロセッサシステム
相互間でデータ転送を行うマイクロプロセッサシステム
に関する．〔従来の技術〕 複数のマイクロプロセッサシステム相互間のデータ転送
では、夫夫マイクロプロセッサシステムが共通に使用で
きるマルチシステムバスを経由して行なわれることが一
般的である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microprocessor system, and particularly to a microprocessor system that is configured of a plurality of microprocessor systems and a system bus to which these microprocessor systems are commonly connected. This paper relates to microprocessor systems that transfer data between microprocessor systems. [Prior Art] Data transfer between a plurality of microprocessor systems is generally performed via a multisystem bus that can be commonly used by the microprocessor systems.

この種のマルチシステムバスには、アイ・イー・イー・
ハイフン・７９６　（ＩＥＥＥ−７９６）ザ・インステ
ィテユート・オブ・エレクトリカル・アンド・エレクト
ロニクスエンジニア・ハイフン−７　９　６　（Ｔｈｅ
　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　
Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒ　−　７　
９　６　）のマルチバスや、アイ・イー・イー・イー・
ハイフン・ビー・１０１４　（ＩＥＥＥ−Ｐ１０１４）
のＶＭＥバスが採用されている。This type of multi-system bus includes I.E.E.
Hyphen 796 (IEEE-796) The Institute of Electrical and Electronics Engineers Hyphen-7 9 6 (The
Institute of Electrical
Electronics Engineer-7
9 6) multibus, I.E.E.E.
Hyphen Bee 1014 (IEEE-P1014)
The VME bus has been adopted.

第３図に示すように、複数のマイクロプロセッサシステ
ムがマルチシステムバス上に接続されている時、マルチ
システムバス３００上に複数のマイクロプロセッサシス
テム３１０，３２０，３３０が存在可能であり、夫夫が
マスターモード（システムバスの使用に当って主導権を
握って動作するモード〉や、スレーブモード（システム
バスの使用に当って従属で動作するモード）になること
ができる．また、スレーブの機能だけを持つスレーブシ
ステム３４０も存在可能である。As shown in FIG. 3, when multiple microprocessor systems are connected on a multisystem bus, multiple microprocessor systems 310, 320, and 330 can exist on the multisystem bus 300, and the husband and wife It can be in master mode (a mode in which it takes the initiative when using the system bus) or slave mode (a mode in which it operates in a subordinate manner when using the system bus).Also, it can be in master mode (a mode in which it operates in a subordinate manner in using the system bus). There may also be a slave system 340 with

夫夫のマイクロプロセッサシステム３１０，３２０，３
３０は、マルチシステムバス３０′０を使用する際、マ
ルチシステムバスのバス交換信号３０１を介して夫夫の
システム内に設けてあるバス交換制御回路３１２，３２
２，３３２の調停を受け、ローカルバス３１４，３２６
，３３７およびバッファ回路３１３，３２３，３３３を
介してマルチシステムバス３００上にアドレス情報およ
びデータ情報と制御信号とを入出力する。Husband's microprocessor system 310, 320, 3
30 is a bus exchange control circuit 312, 32 provided in the husband's system via the bus exchange signal 301 of the multisystem bus when the multisystem bus 30'0 is used.
2,332 arbitration, local bus 314,326
, 337 and buffer circuits 313, 323, and 333, address information, data information, and control signals are input and output onto the multisystem bus 300.

マルチシステムバス３００のアーキテクチャは、第４図
に示すように、アドレス情報およびデータ情報と制御信
号とが図のようなタイミングをとる． これらは、夫夫のマイクロプロセッサシステム３１０，
３２０，３３０内のどれか一つのＣＰＵ３１１，３２１
．３３１がマスターモードになり、このＣＰＵとスレー
ブモードのマイクロプロセッサシステムやスレーブシス
テム３４０との間でデータ転送を行なう。In the architecture of the multisystem bus 300, as shown in FIG. 4, address information, data information, and control signals have timings as shown in the figure. These include the husband's microprocessor system 310,
Any one CPU 311, 321 within 320, 330
．． 331 becomes the master mode, and data is transferred between this CPU and the microprocessor system or slave system 340 in the slave mode.

第３図において、マイクロプロセッサシステム３２０に
は、入出力装置（Ｉ／Ｏ）３２７とスレーブバッファ回
路３２８とが、またマイクロプロセッサシステム３３０
には、ＣＰ０３３１とマルチシステムバス３００からア
クセスできる記憶回路３３５およびスレーブバッファ回
路３３８とが、またスレーブシステム３４０には、記憶
回路３４１とスレーブバッファ回路３４２とが夫夫設け
られている。In FIG. 3, a microprocessor system 320 includes an input/output device (I/O) 327 and a slave buffer circuit 328, and a microprocessor system 330.
The slave system 340 is provided with a memory circuit 335 and a slave buffer circuit 338 that can be accessed from the CP0331 and the multi-system bus 300, and a memory circuit 341 and a slave buffer circuit 342 are provided in the slave system 340.

これらの回路は、ＣＰＵ３２１およびＣＰＵ３３１の動
作制御に関与せず、他のマスターモードになっているマ
イクロプロセッサシステムから直接アクセスすることが
できる。これらの回路は、スレーブシステム３４０と同
じように、スレーブシステムおよびスレーブ回路と呼ん
でいる。These circuits are not involved in controlling the operations of CPU 321 and CPU 331 and can be directly accessed by other microprocessor systems in master mode. These circuits, like slave system 340, are referred to as slave systems and slave circuits.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来、マイクロプロセッサシステムのマルチシステムバ
スにインタフェースするアドレス情報バッファ回路と、
データ情報バッファ回路と、制御信号バッファ回路（以
後、マルチシステムバッファ回路とも呼ぶ〉およびスレ
ーブシステム用アドレス情報バッファ回路とデータ情報
バッファ回路と、制御信号バッファ回路（以後、スレー
ブバッファ回路とも呼ぶ）は、第５図の従来のマルチプ
ロセッサシステムのブロック図に示すように、マルチシ
ステムバスに対して並列に接続されているのが、回路構
成上簡単なため、一般的である。Conventionally, an address information buffer circuit that interfaces to a multisystem bus of a microprocessor system;
The data information buffer circuit, the control signal buffer circuit (hereinafter also referred to as the multi-system buffer circuit), the address information buffer circuit for the slave system, the data information buffer circuit, and the control signal buffer circuit (hereinafter also referred to as the slave buffer circuit) are: As shown in the block diagram of a conventional multiprocessor system in FIG. 5, it is common to connect the multiprocessor system in parallel to the multisystem bus because the circuit configuration is simple.

スレーブシステムは第３図のＩ／Ｏディバイス３２７や
、記憶回路３３５といった、いわゆるインテリジェンシ
ーを持たないシステムでは、システム構成が簡単である
．しかし、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｎ＋ｏｒｙ　
Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ　）やＭＰＳＣ（
ＭｕＩｊｉｐｌ　Ｐｒｏｔｏｃｏｌ　Ｓｅｒｉａｌ　Ｃ
ｏｎｔｒｏｌｌｅｒ）といったインテリジェンシーを持
ったシステムで楕戒し、スレーブシステムに他のマイク
ロプロセッサシステムからデータ転送を受け、それを処
理するとすれば、ＣＰＵプロセッサーがＤＭＡＣやＭＰ
ＳＣを制御しなければならず、ハードウェアが非常に複
雑になるという欠点がある． これに対処するためには、第５図に示すように、ローカ
ルシステムに具備されたＤＭＡＣやＭＰＳＣをＣＰＵ１
２０で制御して処理する方法がある。他のマイクロプロ
セッサシステムからのデータは、ＣＰＵ１２０の制御の
もとに各種バッファ回路１２７〜１３０を介してローカ
ルシステム内に転送され、ＤＭＡＣとＭＰＳＣで処理さ
れていた。The slave system is a system that does not have so-called intelligence, such as the I/O device 327 and the storage circuit 335 in FIG. 3, and has a simple system configuration. However, DMAC (Direct Men+ory
Access Controller ) and MPSC (
MuIjipl Protocol Serial C
If we assume that a system with intelligence such as a microprocessor (ontroller) receives data transfer from other microprocessor systems to a slave system and processes it, the CPU processor will
The disadvantage is that the SC must be controlled, making the hardware very complex. In order to deal with this, as shown in Figure 5, the DMAC and MPSC installed in the local system must be
There is a method of controlling and processing with 20. Data from other microprocessor systems is transferred to the local system via various buffer circuits 127 to 130 under the control of the CPU 120 and processed by the DMAC and MPSC.

しかし、ＣＰＵ１２０およびローカルシステムにおいて
、ＣＰＵ１２０とＤＭＡＣが含まれるシステムでは、Ｃ
ＰＵ１２０とＤＭＡＣは同時にローカノレシステムバス
を占有することはできず、必ずどちらか一方のデバイス
がバスを占有してデータ処理を行う必要がある． これによって、ＤＭＡＣが動作しているときは、ＣＰＵ
１２０の動作は、一時アイドル状態になっており、ＣＰ
Ｕ１２０が本来行なうべき処理が中断され、実効処理速
度の低下につながっていた． 〔課題を解決するための手段〕 本発明のマイクロプロセッサシステムの楕或は、複数の
マイクロプロセッサシステム相互間のデータ転送をマル
チシステムバスを介して行なうシステムにおいて、他の
マイクロプロセッサシステムのデータをダイレクトメモ
リアクセスコントローラ（ＤＭＡＣ）およびマルチプロ
トコルシルアルコントローラ（ＭＰＳＣ）の機能により
パラレルデータをシリアルデータに変換して他のマイク
ロプロセッサシステムとの間でデータ送受信を行なう手
段と、この手段をローカルシステムではなくスレーブシ
ステムに具備し、前記他のマイクロプロセッサシステム
からのデータを前記マルチシステムバスを経由して双方
向からアクセス可能なｎ（ｎは２以上の整数）面の記憶
回路と、また、その記憶回路はローカルシステム内の中
央処理装Ｗ　（ＣＰＵ）からもアクセスが可能な手段を
有し、前記ＣＰＵからのアクセスと前記ＤＭＡＣからの
アクセスにより、前記マルチシステムバスのダブルアク
セスを調停する手段と、また前記ＣＰＬ７とＤＭＡＣか
らのどちらかのアクセスを優先するかをあらかじめ設定
することができる手段と、前記ｎ面の双方向アクセス可
能な記憶回路を前記ＣＰＵから切換える手段とを備え、
前記ＣＰＵとローカルシステムの動作に影響を与えずに
高速なデータ処理が行なえること、また前記他のマイク
ロプロセッサシステムからのデータ転送を前記ｎ面の記
憶回路を交互に切換えることにより、高い実効転送速度
が得られることを特徴とする．〔実施例〕 次に、本発明について図面を参照して説明する。However, in a system that includes the CPU 120 and DMAC in the CPU 120 and the local system,
The PU 120 and DMAC cannot occupy the local system bus at the same time, and one of the devices must occupy the bus to process data. As a result, when DMAC is operating, the CPU
The operation of 120 is temporarily in an idle state, and the CP
The processing that U120 was supposed to perform was interrupted, leading to a decrease in the effective processing speed. [Means for Solving the Problems] In the microprocessor system of the present invention, or in a system in which data is transferred between a plurality of microprocessor systems via a multisystem bus, it is possible to directly transfer data from other microprocessor systems. A means for converting parallel data into serial data using the functions of a memory access controller (DMAC) and a multiprotocol serial controller (MPSC) and transmitting and receiving data to and from other microprocessor systems, and a means for transmitting and receiving data to and from other microprocessor systems by using the functions of a memory access controller (DMAC) and a multiprotocol serial controller (MPSC). an n (n is an integer greater than or equal to 2) storage circuit that is provided in the system and that can bidirectionally access data from the other microprocessor system via the multisystem bus; means that can also be accessed from a central processing unit W (CPU) in the local system, and means for arbitrating double access to the multi-system bus by access from the CPU and access from the DMAC; comprising means for setting in advance whether to give priority to access from either the CPL 7 or the DMAC, and means for switching the n-plane bidirectionally accessible storage circuit from the CPU,
High-speed data processing can be performed without affecting the operation of the CPU and local system, and data transfer from the other microprocessor system is alternately switched between the storage circuits on the n-plane, thereby achieving high effective transfer. It is characterized by the ability to obtain speed. [Example] Next, the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるローカルシステムとスレーブシステムの
詳細図である． 始めに、第１図にて本発明のマイクロプロセッサシステ
ムの概要を述べ、詳細は第２図を用いて説明する． 第１図は、大きく分けると７つのブロックから構成さて
いる． ＣＰＵＩＯとローカルシステムバス１４を分離する制御
信号バッファ回路（１）１１とアドレス情報バッファ回
路（１）１２とデータ情報バッファ回路（１）１３，ロ
ーカルシステムＬＳ，スレーブシステムＳＳ，バッファ
制御回路１５，マルチシステムバス２５ヘインタフェー
スするためのバス変換回路１７と、制御信号バッファ回
路（２）１８と、アドレス情報バッファ回路（２）１９
と、データ情報バッファ回路（２−１）．（２−２）２
０と、ＳＷＡＰバッファ回路２１およびスレーブとして
スレーブ制御信号バッファ回路２２とスレーブアドレス
情報バッファ回路２３と、スレーブデータ情報バッファ
回路２４から構成されている。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a detailed diagram of the local system and slave system in FIG. 1. First, an overview of the microprocessor system of the present invention will be described with reference to FIG. 1, and details will be explained using FIG. 2. Figure 1 is roughly divided into seven blocks. Control signal buffer circuit (1) 11 that separates CPUIO and local system bus 14, address information buffer circuit (1) 12, data information buffer circuit (1) 13, local system LS, slave system SS, buffer control circuit 15, multi A bus conversion circuit 17 for interfacing with the system bus 25, a control signal buffer circuit (2) 18, and an address information buffer circuit (2) 19
and a data information buffer circuit (2-1). (2-2)2
0, a SWAP buffer circuit 21, a slave control signal buffer circuit 22, a slave address information buffer circuit 23, and a slave data information buffer circuit 24 as slaves.

ＣＰＵＩＯは、通常ローカルシステムにアクセスしてい
るが、他のマイクロプロセッサシステムとデータ転送を
行なう必要が生じた時、マルチシステムバス要求信号３
１をアクティブにし、バス変換制御回路ｌ７に起動をか
ける。CPUIO normally accesses the local system, but when it becomes necessary to transfer data with another microprocessor system, the multisystem bus request signal 3
1 and activates the bus conversion control circuit l7.

マルチシステムバス２５の使用に際して調停した結果、
成功であれば、マルチシステムバス応答信号３２をアク
ティブにし、バツファ制御回路１５へ送る。As a result of arbitration when using the multi-system bus 25,
If successful, the multisystem bus response signal 32 is activated and sent to the buffer control circuit 15.

以後、ＣＰＵＩＯは、マルチシステムバス２５を経由し
て他のマイクロプロセッサシステムとデータ転送を行な
う。データ転送が終わり次第、マルチシステムバス要求
信号３１は非アクティブとなる。これに伴い、マルチシ
ステムバス応答信号３２も非アクティブとなる． 一方、スレーブシステムＳＳは、マルチシステムバス２
５とスレーブシステムバスｌ６を分離しているスレーブ
制御信号バッファ回路２２と、スレーブアドレス情報２
３と、スレーブデータ情報バッファ回路２４は、マルチ
システムバス２５からの各種信号をスレーブシステム内
に常時取込んでいる。Thereafter, the CPUIO transfers data with other microprocessor systems via the multisystem bus 25. As soon as the data transfer is completed, the multisystem bus request signal 31 becomes inactive. Along with this, the multisystem bus response signal 32 also becomes inactive. On the other hand, the slave system SS
A slave control signal buffer circuit 22 that separates the slave system bus 16 from the slave system bus 16 and the slave address information 2
3 and the slave data information buffer circuit 24 constantly take in various signals from the multi-system bus 25 into the slave system.

次に、第２図を参照して詳細を説明する。Next, details will be explained with reference to FIG.

従来、ローカルシステム内に位置していたＤＭＡＣ４２
とパラレルデータをシリアルデータに変換するＭＰＳＣ
は、このスレーブシステム内に位置している．これによ
って、他のマイクロプロセッサシステムから転送される
データは、ローカルシステムの動作に影響を与えずにパ
ラレルからシリアルのデータ列に変換でき、高速な実効
処理速度が得られる． 次に、第２図の構成について述べる． ローカルシステムとスレーブシステムは、制御信号（３
）２９と、アドレス情報バッファ回路（３）２８と、テ
ータ情報バッファ回路（３）２７で分離されている．ま
た、マルチシステムバス２５は、スレーブ制御信号バッ
ファ回路２２と、スレーブ情報バッファ回路２３と、ス
レーブデータ情報バップア回路２４でスレーブシステム
にインタフェースされる． ローカルシステムからのデータと、マルチシステムバス
２５を経由して転送されるデータは、２面の記憶回路（
Ａ）４０と、記憶回路（Ｂ）４１に記憶される。ローカ
ルシステムからのデータは、ＣＰＵＩＯの制御で、これ
らの記憶回路（Ａ）４０および（Ｂ）４１に記憶される
し、また、マルチシステムバス２５を経由して転送され
るデータは、まず、記憶回路（Ａ）４０または、記憶回
路（Ｂ）４のデバイス選択信号５４の発生およびマッピ
ングを自由に設定できる． アドレスデコーダ回路４６から出力されるこのデバイス
選択信号５４と、スレーブ制御信号で記憶されるこれら
の記憶回路（Ａ）４０または記憶回路（Ｂ）４１に記憶
されたデータは、ＣＰＵＩＯからのデータ転送起動を、
ＭＰＳＣ４４とＤＭＡＣコントローラ４２に行ない、Ｄ
ＭＡＣコントローラ４２の機能で記憶回路に記憶された
パラレルデータをシルアルデー夕に連続的に変換して出
力する。また、反面、シルアルデータをパラレルに変換
して記憶回路に転送することもできる．しかし、ＣＰＵ
１０から記憶回路（Ａ）４０または、記憶回路（Ｂ）４
１にアクセスする場合、記憶回路（Ｂ）４１にアクセス
する場合、記憶回路．（Ａ）４０または、記憶回路（Ｂ
）４１は、すでにＤＭＡＣ４２とアクセス中である場合
や、また、反面、ＣＰＵＩＯが上記記憶回路にアクセス
中である場合、ＤＭＡＣ４２がアクセスしようとする場
合がある．このように、ＣＰＵＩＯからのアクセスとＤ
ＭＡＣコントローラ４２からのアクセスとが競合する場
合が生じる。DMAC42, which was traditionally located in the local system
and MPSC that converts parallel data to serial data
is located within this slave system. As a result, data transferred from other microprocessor systems can be converted from parallel to serial data streams without affecting the operation of the local system, resulting in high effective processing speed. Next, we will discuss the configuration shown in Figure 2. The local system and slave system use control signals (3
) 29, an address information buffer circuit (3) 28, and a data information buffer circuit (3) 27. Further, the multi-system bus 25 is interfaced to the slave system by a slave control signal buffer circuit 22, a slave information buffer circuit 23, and a slave data information buffer circuit 24. Data from the local system and data transferred via the multisystem bus 25 are stored in two-sided storage circuits (
A) 40 and a storage circuit (B) 41. Data from the local system is stored in these storage circuits (A) 40 and (B) 41 under the control of the CPUIO, and data transferred via the multisystem bus 25 is first stored in the storage circuits (A) 40 and (B) 41. The generation and mapping of the device selection signal 54 of the circuit (A) 40 or the memory circuit (B) 4 can be freely set. The device selection signal 54 output from the address decoder circuit 46 and the data stored in the storage circuit (A) 40 or storage circuit (B) 41 using the slave control signal are activated by data transfer activation from the CPUIO. of,
MPSC 44 and DMAC controller 42, D
The function of the MAC controller 42 continuously converts the parallel data stored in the storage circuit into serial data and outputs it. On the other hand, it is also possible to convert serial data into parallel data and transfer it to the memory circuit. However, the CPU
10 to memory circuit (A) 40 or memory circuit (B) 4
When accessing the memory circuit (B) 41, when accessing the memory circuit (B) 41, the memory circuit (B) 41 is accessed. (A) 40 or memory circuit (B
) 41 is already accessing the DMAC 42, or on the other hand, when the CPUIO is accessing the storage circuit, the DMAC 42 may try to access it. In this way, access from CPUIO and D
There may be a case where access from the MAC controller 42 conflicts with the access from the MAC controller 42.

もし、バスの競合が生じた時は、記憶回路へ記憶すべき
データに誤りが発生してしまい、正しいデータ転送が行
なえなくなる。これを防止するため、優先順位調停回路
４５を具備し、外部からあらかじめ設定された優先順位
判定手順に従ってバスの調停を行ない、バスのダブルア
クセスによる競合を防いでいる． また、上記２面の記憶回路（Ａ）４２と記憶回路（Ｂ）
４４は、Ａ／Ｂ切換信号４８に従って切換えられる． たとえば、ＣＰＵＩＯが記憶回路（Ａ）４０にアクセス
しているときは、ＤＭＡＣ４２にアクセスしている．ま
た反対のときもある。さらに、マルチシステムバス２５
からのアクセスにおいても、このＡ／Ｂ切換信号４８に
て、それぞれ切換を行なう．これによってデータ転送の
実効速度を高速にすることができる． 〔発明の効果〕 以上説明したように本発明は、従来、ローカルシステム
内に具備されたＤＭＡＣとデータをパラレルからシルア
ルに変換するＭＰＳＣとをスレーブシステム内に具備す
ることによって、ＣＰＵの動作に何んの制限も与えずに
高速な処理が行なえるという効果と、２面ある記憶回路
をＣＰＵによて適切に切換えることによって、他のマイ
クロプロセッサシステムからのデータ転送とこのパラレ
ルなデータをシルアルに高速に変換でき、実効転送速度
を高めることができるという効果がある．If a bus conflict occurs, an error will occur in the data to be stored in the storage circuit, making it impossible to perform correct data transfer. In order to prevent this, a priority arbitration circuit 45 is provided to arbitrate the bus according to a priority determination procedure set in advance from the outside, thereby preventing contention due to double access to the bus. In addition, the memory circuit (A) 42 and the memory circuit (B) on the above two sides
44 is switched according to the A/B switching signal 48. For example, when the CPUIO is accessing the memory circuit (A) 40, it is accessing the DMAC 42. There are also times when it is the opposite. In addition, the multisystem bus 25
Even when accessing from . . . , switching is performed using this A/B switching signal 48 . This makes it possible to increase the effective speed of data transfer. [Effects of the Invention] As explained above, the present invention has no effect on the operation of the CPU by providing the DMAC, which was conventionally provided in the local system, and the MPSC, which converts data from parallel to serial, in the slave system. The effect is that high-speed processing can be performed without any limitations, and by appropriately switching the two-sided memory circuit by the CPU, data transfer from other microprocessor systems and this parallel data can be serialized. It has the effect of allowing high-speed conversion and increasing the effective transfer speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけルローカルシステムとスレーブシステムの
詳細を示したブロック図、第３図は複数のマイクロプロ
セッサシステムが、マルチシステムバス上に接続されて
いることを示すブロック図、第４図はマルチシステムバ
スのアーキテクチャを示すタイミングチャート、第５図
は従来のマルチプロセッサシステムのブロック図である
． １０・・・ＣＰＵ、１１・・・制御信号バッファ回路（
１）、１２・・・アドレス情報バッファ回路（１）１３
・・・データ情報バッファ回路（１）、１４・・・ロー
カルシステムバス、１５・・・バッファ制御回路、１６
・・・スレーブシステムバス、１７・・・バス交換制御
回路、１８・・・制御信号バッファ回路２、１９・・・
アドレス情報バッファ回路（２）、２０・・・データ情
報バッファ回路（２−１），（２−２）、２１・・・Ｓ
ＷＡＰバッファ回路、２２・・・スレーブ制御信号バッ
ファ回路、２３・・・スレーブアドレス情報バツファ回
路、２５・・・マルチシステムバス、２７・・・データ
情報バッファ回路（３）、２８・・・アドレス情報バッ
ファ回路、（３）２９・・・制御信号バツ７７回路（３
）、３０・・・スレーブチップ選択信号、３１・・・マ
ルチシステムバス要求信号、３２・・・マルチシステム
バス応答信号、３３・・・バツファ制御信号、３４・・
・シリアルデータ、４０・・・記憶回路（Ａ）、４１・
・・記憶回路（Ｂ）、４２・・・ＤＭＡＣ、４３・・・
ＤＭＡ要求／応答信号、４４・・・ＭＰＳＳ、４５・・
・優先順位調停回路、４６・・・アドレスデコーダ回路
、４８・・・Ａ／Ｂ切換信号、４９・・・バツファ許可
信号、５０．５４・・・ディバイス選択信号、５１・・
・ＨＯＬＤ要求信号、５２・・・ＨＯＬＤ許可信号、５
３・・・割込み要求信号、５５・・・転送ＡＣＩ（信号
。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing details of the local system and slave system in FIG. FIG. 4 is a block diagram showing connections on a system bus, FIG. 4 is a timing chart showing the architecture of a multisystem bus, and FIG. 5 is a block diagram of a conventional multiprocessor system. 10...CPU, 11...Control signal buffer circuit (
1), 12... Address information buffer circuit (1) 13
...Data information buffer circuit (1), 14...Local system bus, 15...Buffer control circuit, 16
... Slave system bus, 17... Bus exchange control circuit, 18... Control signal buffer circuit 2, 19...
Address information buffer circuit (2), 20...Data information buffer circuit (2-1), (2-2), 21...S
WAP buffer circuit, 22...Slave control signal buffer circuit, 23...Slave address information buffer circuit, 25...Multi-system bus, 27...Data information buffer circuit (3), 28...Address information Buffer circuit, (3) 29... control signal cross 77 circuit (3
), 30...Slave chip selection signal, 31...Multi-system bus request signal, 32...Multi-system bus response signal, 33...Buffer control signal, 34...
・Serial data, 40...Memory circuit (A), 41・
...Memory circuit (B), 42...DMAC, 43...
DMA request/response signal, 44...MPSS, 45...
- Priority arbitration circuit, 46... Address decoder circuit, 48... A/B switching signal, 49... Buffer permission signal, 50.54... Device selection signal, 51...
-HOLD request signal, 52...HOLD permission signal, 5
3...Interrupt request signal, 55...Transfer ACI (signal).

Claims (1)

【特許請求の範囲】[Claims] 　複数のマイクロプロセッサシステム相互間のデータ転
送をマルチシステムバスを介して行なうシステムにおい
て、他のマイクロプロセッサシステムのデータをダイレ
クトメモリアクセスコントローラ（ＤＭＡＣ）およびマ
ルチプロトコルシルアルコントローラ（ＭＰＳＣ）の機
能によりパラレルデータをシリアルデータに変換して他
のマイクロプロセッサシステムとの間でデータ送受信を
行なう手段と、この手段をローカルシステムではなくス
レーブシステムに具備し、前記他のマイクロプロセッサ
システムからのデータを前記マルチシステムバスを経由
して双方向からアクセス可能なｎ（ｎは２以上の整数）
面の記憶回路と、また、その記憶回路はローカルシステ
ム内の中央処理装置（ＣＰＵ）からもアクセスが可能な
手段を有し、前記ＣＰＵからのアクセスと前記ＤＭＡＣ
からのアクセスにより、前記マルチシステムバスのダブ
ルアクセスを調停する手段と、また前記ＣＰＵとＤＭＡ
Ｃからのどちらかのアクセスを優先するかをあらかじめ
設定することができる手段と、前記ｎ面の双方向アクセ
ス可能な記憶回路を前記ＣＰＵから切換える手段とを備
え、前記ＣＰＵとローカルシステムの動作に影響を与え
ずに高速なデータ処理が行なえること、また前記他のマ
イクロプロセッサシステムからのデータ転送を前記ｎ面
の記憶回路を交互に切換えることにより、高い実効転送
速度が得られることを特徴とするマイクロプロセッサシ
ステム。In a system that transfers data between multiple microprocessor systems via a multisystem bus, data from other microprocessor systems is transferred to parallel data using the direct memory access controller (DMAC) and multiprotocol serial controller (MPSC) functions. A means for converting the data into serial data and transmitting and receiving the data to and from another microprocessor system is provided, and this means is provided not in the local system but in a slave system, and the data from the other microprocessor system is transmitted through the multisystem bus. n (n is an integer of 2 or more) that can be accessed from both directions via
The memory circuit has a memory circuit that can also be accessed from a central processing unit (CPU) in the local system, and the memory circuit has a means that can be accessed from the central processing unit (CPU) in the local system, and the memory circuit has a means that can be accessed from the central processing unit (CPU) in the local system,
means for arbitrating double access of said multisystem bus by access from said CPU and DMA;
means for setting in advance which one of the accesses from C is given priority; and means for switching the bidirectionally accessible memory circuit on the n-plane from the CPU, The present invention is characterized in that high-speed data processing can be performed without affecting the microprocessor system, and that a high effective transfer speed can be obtained by alternately switching data transfer from the other microprocessor system to the memory circuit on the n-plane. microprocessor system.