JPH0397747U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図及び第２図はこの考案の一実施例を示す
図、第３図及び第４図はこの考案の別の実施例を
示す図、第５図及び第６図は従来の例を示す図で
ある。 ２……ＣＰＵ、３……メモリ、４……アドレス
、５……データ、６……ライト信号、７……アド
レスデコーダ、８……メモリセレクト信号、９…
…不正アドレス検出回路、１０……誤り検出信号
、１１……故障検出回路、１２……故障信号、１
３……遅延回路、１７……ゲート回路。なお、図
中、同一符号は同一または相当部分を示す。 Figures 1 and 2 show one embodiment of this invention, Figures 3 and 4 show another embodiment of this invention, and Figures 5 and 6 show a conventional example. It is a diagram. 2... CPU, 3... Memory, 4... Address, 5... Data, 6... Write signal, 7... Address decoder, 8... Memory select signal, 9...
...Illegal address detection circuit, 10...Error detection signal, 11...Failure detection circuit, 12...Failure signal, 1
3...Delay circuit, 17...Gate circuit. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【実用新案登録請求の範囲】 (1) 演算を実行するＣＰＵ、データ及びプログ
ラムを格納するメモリ、ＣＰＵがメモリをアクセ
スする時に出力するメモリアドレスが正しいか誤
りかを検出する不正アドレス検出回路、この不正
アドレス検出回路が出力する誤り検出信号を受信
してＣＰＵに誤りを通報する故障検出回路、ＣＰ
Ｕから出力されるメモリアドレスとデータとライ
ト信号を遅延させる遅延回路、遅延後のアドレス
をメモリセレクト信号を符号化するアドレスデコ
ーダ、遅延後のライト信号を不正アドレス検出回
路の判定結果によつてメモリへ転送するか否かを
制御するゲート回路より構成され、メモリへデー
タをライトする時に不正アドレスを検出した場合
不正アドレス検出回路によつてゲート回路を制御
してライト信号を停止させ、メモリの不正アドレ
スにデータを書き込めないようにしたことを特徴
とするメモリ保護回路。 (2) 演算を実行するＣＰＵ、データ及びプログ
ラムを格納するメモリ、ＣＰＵがメモリをアクセ
スする時に出力するメモリアドレスが正しいか誤
りかを検出する不正アドレス検出回路、この不正
アドレス検出回路が出力する誤り検出信号を受信
してＣＰＵに誤りを通報する故障検出回路、ＣＰ
Ｕから出力されるメモリアドレスとデータとライ
ト信号を遅延させる遅延回路、遅延後のアドレス
をメモリセレクト信号に符号化するアドレスデコ
ーダ、アドレスデコーダからのメモリセレクト信
号を不正アドレス検出回路の判定結果によつてメ
モリへ転送するか否かを制御するゲート回路より
構成され、メモリへデータをライトする時に不正
アドレスを検出した場合、不正アドレス検出回路
によつてゲート回路を制御してメモリセレクト信
号を停止させ、メモリの不正アドレスにデータを
書き込めないようにしたことを特徴とするメモリ
保護回路。[Claims for Utility Model Registration] (1) A CPU that executes calculations, a memory that stores data and programs, an invalid address detection circuit that detects whether the memory address output when the CPU accesses the memory is correct or incorrect; A failure detection circuit, CP, that receives the error detection signal output from the invalid address detection circuit and reports the error to the CPU.
A delay circuit that delays the memory address, data, and write signal output from U, an address decoder that encodes the delayed address as a memory select signal, and a delayed write signal that is sent to the memory according to the determination result of the invalid address detection circuit. If an invalid address is detected when writing data to the memory, the invalid address detection circuit controls the gate circuit to stop the write signal, and prevents the write signal from being written to the memory. A memory protection circuit characterized by preventing data from being written to an address. (2) A CPU that executes operations, a memory that stores data and programs, an invalid address detection circuit that detects whether the memory address output when the CPU accesses the memory is correct or incorrect, and errors output by this invalid address detection circuit. A failure detection circuit, CP, that receives a detection signal and reports an error to the CPU.
A delay circuit that delays the memory address, data, and write signal output from U, an address decoder that encodes the delayed address into a memory select signal, and a memory select signal from the address decoder based on the determination result of the invalid address detection circuit. If an invalid address is detected when writing data to memory, the invalid address detection circuit controls the gate circuit to stop the memory select signal. , a memory protection circuit characterized by preventing data from being written to an invalid address in memory.