JPH0396017A - Polarity conversion method for parallel binary signal - Google Patents
Polarity conversion method for parallel binary signalInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シンクロ電機に係わり、特に計測制御装置
に使用されているシンクロ電機出力をディジタル化して
得た並列バイナリ信号を極性変換する方法に関するもの
である。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to synchro electric machines, and more particularly to a method for polarity conversion of a parallel binary signal obtained by digitizing the output of a synchro electric machine used in a measurement control device. It is something.
従来、クレーンやダムゲートの巻上機の同期運転、ベル
トコンベヤの同期運転および各種センサなどにシンクロ
電機が使用されている。Conventionally, synchronized electric machines have been used for synchronous operation of hoisting machines of cranes and dam gates, synchronous operation of belt conveyors, and various sensors.
シンクロ電機の構造は巻線型誘導電動機と同じであって
耐環境性、振動、衝撃などに優れた性能をもっており、
国際的に統一された計装信号が用いられている。The structure of Synchro Electric is the same as that of a wire-wound induction motor, and it has excellent performance in terms of environmental resistance, vibration, and shock.
Internationally standardized instrumentation signals are used.
シンクロ電機の出力信号をアナログ・ディジタル変換器
によってディジタル化して並列バイナリ信号を得ている
が、このバイナリのディジタル信号としては極性のない
信号でよい場合と極性をもった信号として使用する場合
とがある。The output signal of the synchro electric machine is digitized by an analog-to-digital converter to obtain a parallel binary signal, but this binary digital signal can be used as a signal without polarity or as a signal with polarity. be.
例えば、シンクロ電機の回転角度０゜〜３６０゜に対応
したアナログ電圧信号がＯＶ〜＋ＩＯＶである場合と、
−１０Ｖ〜ＯＶ〜＋ＩＯＶである場合とがあり、前者の
場合にはバイナリのディジタル信号は極性を必要としな
いが後者の場合には極性信号を使用しなくてはならない
。For example, if the analog voltage signal corresponding to the rotation angle of the synchro electric machine is 0° to 360° is OV to +IOV,
-10V to OV to +IOV; in the former case, the binary digital signal does not require polarity, but in the latter case, a polarity signal must be used.
並列バイナリ信号を極性変換させる方法は第５図に示す
ように、入力された並列バイナリ信号（この例において
は５ビット）の最上位ビットを入力するインバータ手段
１０１と、上記並列バイナリ信号の最上位ビット以外の
４個のビット信号をそれぞれ入力すると共に上記インバ
ータ手段１０１の出力信号もそれぞれ入力する４個のエ
クスクルーシブオア手段１０２ｏ〜１０２３によって構
成されたものである。As shown in FIG. 5, a method for converting the polarity of a parallel binary signal is as follows. It is constituted by four exclusive OR means 102o to 1023, which respectively input four bit signals other than bits and also input the output signal of the inverter means 101, respectively.
上述した並列バイナリ信号を極性変換する方法の入力／
出力特性は第６図に示すようになる。即ち、極性なしの
場合には入力と出力が比例関係にあって入力のフルビッ
トと出力のフルビットが対応しているが、極性変換する
と入力のフルビットに対して出力は１／２フルビットと
なり、しかも入力の１／２フルビットの点から左右対称
の出力特性を示す。Input of the method for polarity conversion of parallel binary signals described above/
The output characteristics are as shown in FIG. In other words, in the case of no polarity, the input and output are in a proportional relationship, and the input full bit corresponds to the output full bit, but when the polarity is changed, the output is 1/2 full bit for each input full bit. Moreover, it exhibits a left-right symmetrical output characteristic from the point of input 1/2 full bit.
従って、アナログ電圧信号が−１０Ｖ〜Ｏｖ〜＋１０■
のような計装レンジを表示する場合には問題ないが、例
えば−３Ｖ〜０■〜＋ｌＯＶのようなアンバランスな計
装レンジを表示する場合においては、−３Ｖ〜ＯＶ側と
ＯＶ〜＋ＩＯＶ側のレンジ幅が異なるので両方の計装レ
ンジの精度を同一レベルに高めることはできない。Therefore, the analog voltage signal is -10V~Ov~+10■
There is no problem when displaying an instrumentation range such as, but when displaying an unbalanced instrumentation range such as -3V to 0■ to +lOV, for example, the -3V to OV side and the OV to +IOV side Since the range widths of both instrumentation ranges are different, it is not possible to increase the accuracy of both instrumentation ranges to the same level.
即ち表示すべき計装レンジに適合するように任意の重み
の点で極性変換できる方法が必要となる。That is, a method is required that can convert the polarity at an arbitrary weight point to match the instrumentation range to be displayed.
第２図は上述した要件を満たす従来技術による極性変換
方法であって、入力された並列バイナリ信号Ａ（この例
では５ビット〉と任意の並列バイナリ信号Ｂを反転した
信号Ｂ（同じく５ビット〉とをそれぞれ入力する並列バ
イナリ信号のビット数に対応した全加算手段１０．〜１
０，、上記並列バイナリ信号Ａの最上位ビットＡ４から
出力されるキャリー信号を入力するインバータ手段ｌ１
、および上記全加算手段１ ０ｏ−ｌＯ．のそれぞれの
出力信号と上記インバータ手段ｌ１の出力信号との２組
のビット信号をそれぞれ入力するエクスクルーシブオア
手段１ ２ Ｇ −１ ２ ４によって構或している。FIG. 2 shows a polarity conversion method according to the prior art that satisfies the above-mentioned requirements, and shows an input parallel binary signal A (5 bits in this example) and a signal B (also 5 bits) obtained by inverting an arbitrary parallel binary signal B. full addition means 10. to 1 corresponding to the number of bits of the parallel binary signals inputted respectively.
0, inverter means l1 inputting the carry signal output from the most significant bit A4 of the parallel binary signal A;
, and the full addition means 1 0o-lO. The circuit is constituted by exclusive OR means 1 2 G - 1 2 4 which respectively input two sets of bit signals: the respective output signals of the inverter means 11 and the output signal of the inverter means 11.
この極性変換方法においては、任意の重みの点Ｂを選定
しその反転信号Ｂを入力した並列パイナリ信号八と共に
全加算手段へ入力することによって第４図に示すような
入力／出力特性がえられる。In this polarity conversion method, input/output characteristics as shown in FIG. 4 can be obtained by selecting a point B with an arbitrary weight and inputting the inverted signal B to the full addition means together with the input parallel pinary signal 8. .
しかしながら、この回路構或は第５図に示す並列バイナ
リ信号１／２フルビット設定回路に比べて複雑であるば
かりでなく、入力信号日を発生させる手段も必要であっ
て経済性に欠けている。However, this circuit structure is not only more complex than the parallel binary signal 1/2 full bit setting circuit shown in FIG. 5, but also requires a means to generate an input signal, making it uneconomical. .
この発明は上述した欠点を解決するためになされたもの
であり、簡単な回路構或により、かつ、簡単な手段によ
って任意の重みの点での極性変換を可能とする方法を提
供しようとするものである。This invention was made to solve the above-mentioned drawbacks, and aims to provide a method that enables polarity conversion at any weight point using a simple circuit structure and simple means. It is.
上記の目的を達或するために、この発明による並列バイ
ナリ信号の極性変換方法は、入力された並列バイナリ信
号の最上位ビットから順に任意の下位ビットまでのビッ
ト信号を入力するアンド手段と、上記並列バイナリ信号
および上記アンド手段による出力信号とをそれぞれ２組
の信号として入力する並列バイナリ信号のビット数に対
応するエクスクルーシブオア手段とによって構或したも
のである。In order to achieve the above object, the polarity conversion method of a parallel binary signal according to the present invention includes AND means for inputting bit signals from the most significant bit of the input parallel binary signal to arbitrary lower bits in order; Exclusive OR means corresponding to the number of bits of the parallel binary signal input the parallel binary signal and the output signal from the AND means as two sets of signals, respectively.
？作用〕
入力された並列バイナリ信号の最上位ビットから順に下
位ビットをアンド手段へのゲート信号として接続するが
、このアンド手段への入力ゲート数を任意に設定するこ
とによって、第３図に示すように、この発明による極性
変換方法の入力／出力特性を調整できる。? Effect] The lower bits of the input parallel binary signal are connected in order from the most significant bit to the AND means as gate signals, but by arbitrarily setting the number of input gates to the AND means, as shown in FIG. Additionally, the input/output characteristics of the polarity conversion method according to the present invention can be adjusted.
以下、この発明の実施例を図面を参照しながら説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第ｌ図はこの発明による並列バイナリ信号の極性変換方
法を示すブロック図である。FIG. 1 is a block diagram showing a polarity conversion method for parallel binary signals according to the present invention.
ここでは入力された並列バイナリ信号Ａは５ビットとし
、最上位ビットＡ，から順に下位ビットＡ２までの３ビ
ットはアンド手段ｌへ入力される。Here, the input parallel binary signal A has 5 bits, and the 3 bits from the most significant bit A to the lower bit A2 are input to the AND means l.
また、エクスクルーシブ才ア手段２は入力された並列バ
イナリ信号のビット数に対応して設けられており、これ
らエクスクルーシブオア手段２。，２１，２■． ２
３． ２ ．はアンド手段ｌの出力信号をそれぞれ入力
すると共に、上記並列バイナリ信号のそれぞれ対応する
ビット信号も入力する。Further, exclusive OR means 2 are provided corresponding to the number of bits of the input parallel binary signal. , 21, 2 ■. 2
3. 2. input the output signals of the AND means l, and also input the corresponding bit signals of the parallel binary signal.
上記５個のエクスクルーシブオア手段の出力信号Ｂは第
３図に示すような折れ線特性となる。The output signal B of the five exclusive OR means has a polygonal characteristic as shown in FIG.
即ち、入力された並列パイナリ信号の凡てのビット信号
をアンド手段へ入力させると出力ビット信号は極性なし
の場合と殆ど同じ入力／出力特性となるが、アンド手段
へ入力するビット数を最下位ビットから順次減少させて
行くと第３図に示すような折れ線特性となり、極性なし
の場合の入力／出力特性を示す部分が減少する。In other words, if all bit signals of the input parallel pinary signal are input to the AND means, the output bit signal will have almost the same input/output characteristics as in the case without polarity, but the number of bits input to the AND means will be the lowest. When the bits are gradually decreased, a polygonal characteristic as shown in FIG. 3 is obtained, and the portion showing the input/output characteristic in the case of no polarity decreases.
従って、アンド手段へ入力する並列バイナリ信号のビッ
ト数を任意に設定することによって、任意の点で極性変
換を行い、アンバランスな計装レンジであっても同一精
度の表示を行うように入力された並列バイナリ信号の極
性変換を行うことができる。Therefore, by arbitrarily setting the number of bits of the parallel binary signal input to the AND means, the polarity can be converted at any point and the input can be made to display with the same precision even on an unbalanced instrumentation range. polarity conversion of parallel binary signals.
以上説明したように、この発明による並列バイナリ信号
の極数変換方法は、上記並列バイナリ信号のビット数に
対応するエクスクルーシブ才ア手段と１個のアンド手段
によって構成しており、並列バイナリ信号の最上位ビッ
トから順にアンド手段へのゲート信号として接続するビ
ット数を調整することにより、所望の点で自由に極性変
換することができる。As explained above, the method for converting the number of poles of a parallel binary signal according to the present invention is constituted by exclusive means corresponding to the number of bits of the parallel binary signal and one AND means. By adjusting the number of bits connected as gate signals to the AND means in order from the most significant bits, polarity can be freely converted at a desired point.
従って、簡単な構成よりなる論理ＩＣによって、極性表
示を必要とするアンバランスな計装レンジに対しても高
精度の表示を行うことができ、アブソリュート・エンコ
ーダのフルスケールを有効に使用できる効果もある経済
性に優れた極性変換方法である。Therefore, a logic IC with a simple configuration can provide highly accurate display even for unbalanced instrumentation ranges that require polarity display, and has the effect of effectively using the full scale of the absolute encoder. This is an economical polarity conversion method.
第１図はこの発明による並列バイナリ信号の極性変換方
法を示すブロック図、第２図は従来技術による任意の点
で極性変換する方法を示すブロック図、第３図および第
４図はそれぞれ第１図および第２図に示す極性変換方法
による入力／出力特性を示すグラフ、第５図はｌ／２フ
ルビットの極性変換方法を示すブロック図、第６図は第
５図の入力／出力特性を示すグラフである。
ｌ・・・アンド手段、
２・・・エクスクルーシブオア手段。
第 １ ｇFIG. 1 is a block diagram showing a method for polarity conversion of parallel binary signals according to the present invention, FIG. 2 is a block diagram showing a method for polarity conversion at an arbitrary point according to the prior art, and FIGS. Figure 5 is a block diagram showing the l/2 full bit polarity conversion method, and Figure 6 is a graph showing the input/output characteristics according to the polarity conversion method shown in Figure 2. This is a graph showing. l...and means, 2...exclusive or means. 1st g
Claims (1)
に任意の下位ビットまでのビット信号を入力するアンド
手段と、 上記並列バイナリ信号のそれぞれのビット信号を入力す
ると共に、上記アンド手段の出力信号もそれぞれ入力す
る上記並列バイナリ信号のビット数に対応するエクスク
ルーシブオア手段と、によって構成したことを特徴とす
る並列バイナリ信号の極性変換方法。[Claims] 1. AND means for inputting bit signals from the most significant bit to arbitrary lower bits of the input parallel binary signal; and exclusive OR means corresponding to the number of bits of the parallel binary signal, each of which also inputs the output signal of the AND means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232231A JPH0396017A (en) | 1989-09-07 | 1989-09-07 | Polarity conversion method for parallel binary signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232231A JPH0396017A (en) | 1989-09-07 | 1989-09-07 | Polarity conversion method for parallel binary signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0396017A true JPH0396017A (en) | 1991-04-22 |
Family
ID=16936031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232231A Pending JPH0396017A (en) | 1989-09-07 | 1989-09-07 | Polarity conversion method for parallel binary signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0396017A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007006654A (en) * | 2005-06-24 | 2007-01-11 | Chugoku Electric Power Co Inc:The | Holding auxiliary fixture |
-
1989
- 1989-09-07 JP JP1232231A patent/JPH0396017A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007006654A (en) * | 2005-06-24 | 2007-01-11 | Chugoku Electric Power Co Inc:The | Holding auxiliary fixture |
| JP4688585B2 (en) * | 2005-06-24 | 2011-05-25 | 中国電力株式会社 | Fixing aid |
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