JPH0395957A - Semiconductor logic integrated circuit - Google Patents
Semiconductor logic integrated circuitInfo
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、スタンダードセル方式の半導体論理集積回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a standard cell type semiconductor logic integrated circuit.
（従来の技術）
集積回路のなかに、ユーザーからの要求に応じて設計さ
れるセミカスタム方式の集積回路（ＡＳ Ｉ Ｃ）があ
る。ＡＳＩＣの代表的なものは、スタンダードセル方式
とゲートアレイ方式である。(Prior Art) Among integrated circuits, there is a semi-custom integrated circuit (ASIC) designed in response to user requests. Typical ASICs are standard cell type and gate array type.
スタンダードセル方式は、ゲートアレイ方式に比ベてセ
ル使用率が高く、また未使用の配線トラックがないとい
う長所を有する。The standard cell method has the advantage that the cell usage rate is higher than that of the gate array method, and there are no unused wiring tracks.
ところでスタンダードセル方式の論理集積回路を完成す
るには、設計段階で一回ないし二回以上の回路変更が必
要になるのが通常である。一回の設計で完全に所望の論
理機能を満たすことが難しいからである。パターンレイ
アウトが完成した後に回路変更の必要が生じた場合、そ
れが論理ゲート１段の追加といった小規模の修正であり
七も、自動配置配線まで戻って再設計をおこなわなけれ
ばならない。このことが、スタンダードセル方式の論理
集積回路の論理設計から完成までの時間Ｔ Ａ Ｔ （
Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の垣縮にとって最
大の障害になっていた。By the way, in order to complete a standard cell type logic integrated circuit, it is usually necessary to change the circuit once or twice or more at the design stage. This is because it is difficult to completely satisfy the desired logical function in a single design. If it is necessary to change the circuit after the pattern layout is completed, even if it is a small modification such as adding one stage of logic gates, the circuit must be redesigned by going back to automatic placement and routing. This means that the time from logic design to completion of a standard cell type logic integrated circuit T A T (
This was the biggest obstacle to reducing the boundaries of Turn Around Time.
（発明が解決しようとする課題）
以上のように従来のスタンダードセル方式の論理集積回
路では、パターンレイアウト完或後に回路変更の必要が
生じた場合、自動配置配線まで戻って再設計しなければ
ならないため、設計・開発に時間がかかるという問題が
あった。(Problems to be Solved by the Invention) As described above, in conventional standard cell type logic integrated circuits, if it is necessary to change the circuit after the pattern layout is completed, it is necessary to go back to automatic placement and routing and redesign it. Therefore, there was a problem that design and development took time.
本発明はこの様な点に鑑み成されたもので、設計・開発
時間の短縮を図ったスタンダードセル方式の半導体論理
集積回路を提供することを目的とする。The present invention has been made in view of these points, and it is an object of the present invention to provide a standard cell type semiconductor logic integrated circuit that reduces design and development time.
［発明の構成コ
（課題を解決するための手段）
本発明は、スタンダードセル方式の論理集積回路におい
て、回路修正用の予備の素子を配置した基本セルを用い
たことを特徴とする。[Structure of the Invention (Means for Solving the Problem) The present invention is characterized in that a standard cell type logic integrated circuit uses a basic cell in which spare elements for circuit modification are arranged.
（作用）
本発明によれば、回路修正用の予備素子が配置された基
本セルを用いるので、論理ゲートの追加やインバータを
ＮＯＲゲートに変更するといった修正が必要になった場
合、予備素子を用いて局所的に配線を修正することによ
り、簡単に所望の回路変更ができる。チップ試作後に回
路変更の必要が生じた場合にも、配線についてのマスク
修正のみでこの回路変更が出来るから、ＴＡＴの大幅な
短縮が可能になる。(Function) According to the present invention, a basic cell in which a spare element for circuit modification is arranged is used, so when it becomes necessary to make a modification such as adding a logic gate or changing an inverter to a NOR gate, the spare element can be used. By locally modifying the wiring, desired circuit changes can be easily made. Even if it is necessary to change the circuit after prototyping the chip, the circuit can be changed by simply modifying the wiring mask, making it possible to significantly shorten the TAT.
（実施例） 以下、本発明の実施例を説明する。(Example) Examples of the present invention will be described below.
第１図は一実施例のＧａＡｓ集積回路における基本セル
の一つである，ＤＣＦＬで構戊したエッジトリが型Ｄタ
イプフリツブフロツプ（ＤＦＦ）のレイアウトである。FIG. 1 shows the layout of a D-type edge flip-flop (DFF) constructed of DCFLs, which is one of the basic cells in a GaAs integrated circuit according to an embodiment.
この基本セルは、ＤＣＦＬにより構成された５つの２人
力ＮＯＲゲート１，３，４，５．６と１つの３人力ＮＯ
Ｒゲート２により構成されている。その等価回路は第２
図の通りである。これらの基本セルに必須の素子のほか
にこの実施例では、空き領域に予備素子としてのＭＥＳ
ＦＥＴＩＩ，１２．１３が配置されている。This basic cell consists of five two-man power NOR gates 1, 3, 4, 5.6 and one three-man power NOR gate constructed by DCFL.
It is composed of an R gate 2. The equivalent circuit is the second
As shown in the figure. In addition to these essential elements for the basic cell, in this embodiment, an MES as a spare element is installed in the free area.
FET II, 12.13 are arranged.
ＭＥＳＦＥＴＩＩ，１２はドライノく用として、ＭＥＳ
ＦＥＴ１３は負荷用として適当なデイメンジョンに設定
されている。空き領域とは、基本セルとして不可欠の素
子を配置した領域以外の頭域であってＦＥＴ等の素子を
配置することができる領域であればよく、電源線（ Ｖ
ＤＤ線）接地線（ＧＮＤ線）等の給電線が配設される
領域であってもよい。MESFET II, 12 is used for dry cleaning.
The FET 13 is set to an appropriate dimension for load use. The empty area is an area other than the area where elements essential as a basic cell are placed, and is sufficient to be an area where elements such as FETs can be placed.
It may be an area where a power supply line such as a ground line (GND line) (DD line) is arranged.
データ人力線Ｄ１クロック線ＣＫ，データ出力線Ｑ，Ｑ
は第１層配線（Ａｕ）であり、ＶＤＤ線およびＧＮＤ線
の２本の給電線は第２層配線（Ａｕ）である。基本セル
を構成する本来の素子は給電線の下には配置されない。Data power line D1 clock line CK, data output line Q, Q
is the first layer wiring (Au), and the two power supply lines, the VDD line and the GND line, are the second layer wiring (Au). The actual elements constituting the basic cell are not placed under the feed line.
その理由は、ＦＥＴのソース，ドレイン，ゲートと給電
線との間の容量結合によって高速性が劣化する為である
。そのためこれらの給電線の領域は大きい空き領域を提
供することになり、ここに多くの予備素子を配置する串
ができる。The reason for this is that high-speed performance is degraded due to capacitive coupling between the source, drain, and gate of the FET and the power supply line. The area of these feeders therefore provides a large free area, where many spare elements can be placed.
回路変更によって追加修正すべき論理ゲートが必要にな
ったとき、可能な限り修正箇所に近い千Ｒ Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔを選んで結線すればよく、自動配置配線ま
で戻って設計し直す必要はない。また修正は局所的な配
線の変更のみであって、配線長の変化は少なく、回路特
性に対する影響は小さい。When additional logic gates are required to be modified due to circuit changes, the
All you have to do is select the FET and connect it, and there is no need to go back and redesign the automatic placement and routing. Further, the modification is only a local wiring change, and the change in wiring length is small, and the influence on circuit characteristics is small.
修正用の予備素子は、基本セルの素子と同じディメンジ
ョンである必要はなく、例えば給電線の領域に配置され
る予備素子を大きいデイメンジョンとすることもできる
。こうすれば、予備素子の駆動能力が大きいものとなり
、給電線との容量桔合による高速性の劣化を十分補償す
ることができる。The spare elements for modification do not have to be of the same dimensions as the elements of the basic cell; for example, the spare elements arranged in the area of the feed line can also be of larger dimension. In this way, the driving capacity of the spare element becomes large, and it is possible to sufficiently compensate for the deterioration in high speed performance due to capacitance coupling with the power supply line.
次に回路修正が生じた場合の具体的な例を第３図（ａ）
（ｂ）を用いて説明する。自動配置・配線の設計が一
旦終了して第３図（ａ）のようなレイアウトになり、Ｎ
ＯＲゲートＡとインバータＢが配線２１により接続され
た回路部分を有するとする。Next, Fig. 3(a) shows a specific example when circuit modification occurs.
This will be explained using (b). Once the automatic placement and wiring design is completed, the layout will look like Figure 3(a), and the N
It is assumed that OR gate A and inverter B have a circuit portion connected by wiring 21.
この回路部分のＮＯＲゲートＡとインバータＢの間にさ
らにインバータの挿入が必要になった場合、第３図（ｂ
）のように近くの基本セルに配置されている予備素子か
らなるインバータＣを追加する。If it becomes necessary to insert an additional inverter between NOR gate A and inverter B in this circuit part, then
), an inverter C consisting of a spare element placed in a nearby basic cell is added.
この場合の回路修正に必要な変更は次のとおりてある。The changes required to modify the circuit in this case are as follows.
（１）まず、第３図（ａ）のＮＯＲゲートＡとインバー
タＢを繋ぐ配線２１の一部を切り離す。(1) First, a part of the wiring 21 connecting the NOR gate A and the inverter B in FIG. 3(a) is cut off.
（２）インバータＣをＮＯＲゲートＡとインバータＢの
間に挿入するため、配線２２．２３およびコンタクトホ
ール２４〜２７を追加する。(2) In order to insert inverter C between NOR gate A and inverter B, wiring 22, 23 and contact holes 24 to 27 are added.
（３）挿入するインバータＣをＶＤＤ線，ＧＮＤ線に接
続するためのコンタクトホール２８，２９を追加する。(3) Contact holes 28 and 29 are added to connect the inverter C to be inserted to the VDD line and the GND line.
これらの変更は、配線形成用のマスクの変更および配線
のコンタクトホール形成用のマスクの変更により行なわ
れる。These changes are made by changing the mask for forming the wiring and the mask for forming the contact hole of the wiring.
なお、回路修正用の予備素子は、電源が接続されない状
態で配置されるので、修正のため回路に組み込まないか
ぎり消費電力の増加はない。Note that since the spare element for circuit modification is placed without being connected to a power source, there is no increase in power consumption unless it is incorporated into the circuit for modification.
具体的に約４Ｋビット規模のＧａＡｓ論理集積回路につ
いてみると、従来は設計開始から完成までに約５．５月
かかったのに対し、本発明を適用することによって、再
設計に約０．５月，再試作に約０，５月，計約１月の短
縮が可能である。Specifically, regarding a GaAs logic integrated circuit with a size of about 4K bits, it conventionally took about 5.5 months from the start of design to completion, but by applying the present invention, it took about 0.5 months to redesign it. It is possible to save about 1 month, and about 0.5 months for re-prototyping, for a total of about 1 month.
実施例ではＧａＡｓ論理集積回路を説明したが、本発明
はＳｔ集積回路にも同様に適用することができる。また
実施例ではインバータゲートの挿入の具体例を説明した
が、ドライバＦＥＴの追加によってインバータをＮＯＲ
ゲートに変更し、或いはＮＯＲゲートのファンイン数を
増すといった変更も可能である。またＤＣＦＬ以外の回
路方式で構成されている場合、必要に応じて予備素子と
して抵抗やダイオードを配置することも有用である。Although a GaAs logic integrated circuit has been described in the embodiment, the present invention can be similarly applied to an St integrated circuit. Furthermore, in the embodiment, a specific example of inserting an inverter gate was explained, but by adding a driver FET, the inverter can be converted into a NOR
It is also possible to change to a NOR gate or increase the fan-in number of the NOR gate. Furthermore, when the circuit is configured using a circuit system other than DCFL, it is also useful to arrange a resistor or a diode as a spare element as necessary.
［発明の効果コ
以上述べたように本発明によれば、基本セルに回路修正
用の予備素子を配置することによって、スタンダードセ
ル方式の論理集積回路のＴＡＴを大きく短縮することが
できる。[Effects of the Invention] As described above, according to the present invention, the TAT of a standard cell type logic integrated circuit can be greatly shortened by arranging a spare element for circuit modification in a basic cell.
第１図は本発明の一実施例による集積回路の基本セルで
あるＤＦＦのレイアウト図、
第２図はその等価回路図、
第３図（ａ） （ｂ）は、具体的な回路修正の様子を示
す図である。
１１，１２．１３・・・予備素子（ＭＥＳＦＥＴ）。Figure 1 is a layout diagram of a DFF, which is a basic cell of an integrated circuit according to an embodiment of the present invention, Figure 2 is its equivalent circuit diagram, and Figures 3 (a) and (b) are specific circuit modifications. FIG. 11, 12, 13... Spare element (MESFET).
Claims (1)
成されるスタンダードセル方式の半導体論理集積回路に
おいて、回路修正用の予備素子が配置された基本セルを
有することを特徴とする半導体論理集積回路。What is claimed is: 1. A semiconductor logic integrated circuit based on a standard cell method, which is configured by placing and wiring basic cells selected from a cell library, the semiconductor logic integrated circuit having a basic cell in which a spare element for circuit modification is arranged.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23140789A JPH0395957A (en) | 1989-09-08 | 1989-09-08 | Semiconductor logic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23140789A JPH0395957A (en) | 1989-09-08 | 1989-09-08 | Semiconductor logic integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395957A true JPH0395957A (en) | 1991-04-22 |
Family
ID=16923120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23140789A Pending JPH0395957A (en) | 1989-09-08 | 1989-09-08 | Semiconductor logic integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395957A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413861B1 (en) * | 1994-11-16 | 2004-03-10 | 선 마이크로시스템즈 인코퍼레이티드 | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
| JP2010074158A (en) * | 2008-09-17 | 2010-04-02 | Taiwan Semiconductor Manufacturing Co Ltd | Semiconductor device with local interconnect |
-
1989
- 1989-09-08 JP JP23140789A patent/JPH0395957A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413861B1 (en) * | 1994-11-16 | 2004-03-10 | 선 마이크로시스템즈 인코퍼레이티드 | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
| JP2010074158A (en) * | 2008-09-17 | 2010-04-02 | Taiwan Semiconductor Manufacturing Co Ltd | Semiconductor device with local interconnect |
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