JPH0395771A - Digital signal reproducing device - Google Patents

Abstract

PURPOSE:To enable satisfactory asynchronous reproducing without the degradation of sound quality by calculation deviation between reproduced sample number information and a sample number generated by a PLL circuit and setting the frequency dividing ratio of a frequency divider circuit in the PLL circuit according to the corrected sample number information. CONSTITUTION:A digital signal reproducing device is composed of a phase comparator circuit 106, low-pass filter 107, voltage controlled oscillator 108 and frequency divider circuits 6 and 7. And this device is provided with a PLL circuit 120 which generates a sample clock for digital signal reproducing, a sample number correcting means 1 which calculates the deviation to the sample number when a data sample is outputted by the sample clock and to correct the data sample number of identification information corresponding to this sample number deviation and a means which sets the frequency dividing ratio of frequency divider circuits 6 and 7 in the PLL circuit 120 so that the frequency of the sample clock can be same as that of recording time.

Description

【発明の詳細な説明】 ［ａ業上の利用分野〕 この発明は、ディジタルオーディオ信号等のディジタル
信号と映像信号が記録されている記録媒体から、映像信
号のフィールド周波数と非同期の標本化周波数でディジ
タル信号を再生するディジタル信号再生装置に関する。[Detailed Description of the Invention] [Field of Application in Business A] The present invention is a method for recording data from a recording medium on which a digital signal such as a digital audio signal and a video signal are recorded, at a sampling frequency that is asynchronous with the field frequency of the video signal. The present invention relates to a digital signal reproducing device that reproduces digital signals.

［従来の技術］ 回転ヘッドによって、ディジタル映像信号またはアナロ
グ映像信号とディジタル（ＰＣＭ）オーディオ信号とを
同時に記録再生する場合、一般にはＰＣＭオーディオ信
号の標本化周波数は映像信号のフィールド周波数または
フレーム周波数に同期した周波数に選定される。[Prior Art] When simultaneously recording and reproducing a digital video signal or an analog video signal and a digital (PCM) audio signal using a rotating head, generally the sampling frequency of the PCM audio signal is equal to the field frequency or frame frequency of the video signal. A synchronized frequency is selected.

例えば、映像信号のフィールド周波数Ｆｆが６　０　Ｉ
ｔ　ｚのとき、標本化周波数は４８κＨｚが選ばれる。For example, if the field frequency Ff of the video signal is 60 I
When t z , the sampling frequency is selected to be 48κHz.

ところが、ディジタルオーディオインターフェースを介
して、ＰＣＭオーディオ信号を記録しようとする場合、
その標本化周波数はＰＣＭオーデイオ信号の送出側で独
自に作られるものであるから、記録再生装置の映像信号
のフィールド周波数Ｆｆとは同期していない。However, when trying to record PCM audio signals via a digital audio interface,
Since the sampling frequency is independently created on the PCM audio signal sending side, it is not synchronized with the field frequency Ff of the video signal of the recording/reproducing device.

このような記録再生を行なうディジタル信号再生装置と
しては、例えば、特開昭６１−２８４８７４号公報に示
されているものがある。An example of a digital signal reproducing apparatus that performs such recording and reproducing is disclosed in Japanese Patent Laid-Open No. 61-284874.

この再生装置は、非同期記録を行なう場合には、１フィ
ールド（映像信号の１垂直周期期間）内のＰＣＭオーデ
ィオ信号のサンプル数を可変にするとともに、そのサン
プル数を識別するための制御情報をディジタルデータと
共に磁気テープに記録し、再生を行なう場合には、映像
信号とは非同期で、かつ記録時と同じ標本化周波数のサ
ンプルクロックを、再生したサンプル数情報を利用して
作成するように構成している。When performing asynchronous recording, this playback device changes the number of samples of the PCM audio signal within one field (one vertical cycle period of the video signal), and digitally transmits control information for identifying the number of samples. When recording data on a magnetic tape and playing it back, the configuration is such that a sample clock that is asynchronous to the video signal and has the same sampling frequency as the recording time is created using information on the number of samples played back. ing.

第３図は特開昭６１−２８４８７４号公報に開示された
記録系および再生系サンプルクロック生成回路の構成を
示すブロック回路図で、この図では同期記録時に必要な
構成要素は省略している。FIG. 3 is a block circuit diagram showing the configuration of a recording system and reproduction system sample clock generation circuit disclosed in Japanese Patent Application Laid-Open No. 61-284874, and components necessary for synchronous recording are omitted in this diagram.

図において、（１０１）はワードクロツクＷＣＫの入力
端子、（１０２）は映像の垂直同期信号ＶＤの人力端子
、（１０３）は非同期の記録再生切換え信号の人力端子
、（１０４）は記録時には１垂直周期期間内のＰＣＭオ
ーディオサンプル数を指定する制御信号が入力され、再
生時には、同時に記録されているサンプル数情報信号に
基づく制御信号が人力される端子、（１０５）はワード
クロックＷＣＫと垂直同期信号ＶＤを切換えて位相比較
器（１０６）　に入力するセレクタ、（１０７）はロー
パスフィルタ（ＬＰＦ　）　、（１０８）はその中心発
振周波数が９２．１６ＭＨｚの電圧制御型発振器（ｖ　
ｃ　ｏ　）　．　　（１０９）は分周比が（１／１９２
０）のカウンタ、（１１０）は分周比が制御信号によっ
て（１／８００）　または（１／８０１）　に切換えら
れるカウンタ、（１０１）はセレクタ、（１０２）はサ
ンプルクロックの出力端子である。なお、この従来例の
構成は、標本化周波数ＦＳが４８ＫＨｚ　、垂直同期周
波数Ｆｆが５９．９４Ｈｚの場合を示している。In the figure, (101) is the input terminal of the word clock WCK, (102) is the manual input terminal for the video vertical synchronization signal VD, (103) is the manual input terminal for the asynchronous recording/playback switching signal, and (104) is the input terminal for one vertical cycle during recording. A control signal specifying the number of PCM audio samples within a period is input, and during playback, a control signal based on the sample number information signal recorded at the same time is manually input. (105) is a terminal for word clock WCK and vertical synchronization signal VD. (107) is a low-pass filter (LPF), and (108) is a voltage-controlled oscillator (v) whose center oscillation frequency is 92.16MHz.
co). (109) has a division ratio of (1/192)
0), (110) is a counter whose frequency division ratio is switched to (1/800) or (1/801) by a control signal, (101) is a selector, and (102) is a sample clock output terminal. Note that the configuration of this conventional example shows a case where the sampling frequency FS is 48 KHz and the vertical synchronization frequency Ff is 59.94 Hz.

つぎに、動作を説明する。Next, the operation will be explained.

非同期の記録モートでは、セレクタ（１０５）および（
１１１）は、それぞれＡ入力を選択する。In the asynchronous recording mode, selectors (105) and (
111) respectively select the A input.

したがって、位相比較回路（１０６）の一方の人力には
ディジタルインターフェース等から得られた非同期のワ
ードクロックＷ　Ｃ　Ｋ　（　４８ＫＨｚ）が供給され
、他方の入力には、セレクタ（１１１）にて選択された
分周カウンタ（１０９）の出力が供給される。位相比較
回路（１０６）の出力はＬ　Ｐ　Ｆ　（１０７）を介し
てＶ　Ｃ　Ｏ　（１０８）　　ｌ．：供給され、Ｖ　Ｃ
　Ｏ　（１０８）　は、ワードクロックＷＣＫに同期し
たクロックを生成する。Therefore, one input of the phase comparison circuit (106) is supplied with an asynchronous word clock WCK (48KHz) obtained from a digital interface, etc., and the other input is supplied with the clock signal selected by the selector (111). The output of the frequency division counter (109) is supplied. The output of the phase comparison circuit (106) is sent to V CO (108) through L P F (107). :Supplied, V C
O (108) generates a clock synchronized with the word clock WCK.

非同期の再生モードでは、セレクタ（１０５）および（
１１１）はそれぞれＢ人力を選択する。したがって、位
相比較回路（１０６）の一方の入力には垂直同期信号Ｖ
　Ｄ　（５９．９４｝１２）が供給され、他方の人力に
はセレクタ（１１１）にて選択された分周カウンタ（１
１０）の出力が供給される。分周カウンタ（１１０）は
入力端子（１０４）から入力されるサンプル数情報信号
に応じて、分周比が（１／８００）または（１／８０１
）に切換えられる。位相比較回路（１０６）　，　Ｌ　
Ｐ　Ｆ（１０７）　　　Ｖ　Ｃ　Ｏ　（１０８）　およ
び分周カウンタ（１０９）　　　（１１０）　テ構成さ
れたＰＬＬ回路（ｌ２ｏ）ノＰＬＬ勤作は、垂直同期周
期ごとに行なわれ、記録時の標本化周波数Ｆｓに近い周
波数のサンプルクロックを生成する。In asynchronous playback mode, the selector (105) and (
111) respectively select B human power. Therefore, one input of the phase comparator circuit (106) receives the vertical synchronizing signal V.
D (59.94}12) is supplied, and the other hand is supplied with the frequency division counter (1) selected by the selector (111).
10) is supplied. The frequency division counter (110) has a frequency division ratio of (1/800) or (1/801) according to the sample number information signal input from the input terminal (104).
). Phase comparison circuit (106), L
PF (107) VCO (108) and frequency division counter (109) (110) The PLL circuit (l2o) configured with the PLL circuit is operated every vertical synchronization period, and the sampling frequency at the time of recording is Generate a sample clock with a frequency close to Fs.

なお、Ｌ　Ｐ　Ｆ　（１０７）は大きい時定数に設定さ
れ、分周カウンタ（１１０）の分周比の切換え時におけ
る周波数の追従を遅くすることによってサンプルクロッ
クの周波数に急激な変動が生じないようにしている。Note that L P F (107) is set to a large time constant to prevent sudden fluctuations in the frequency of the sample clock by slowing down the frequency tracking when switching the division ratio of the frequency division counter (110). I have to.

［発明が解決しようとする課題コ 従来のディジタル信号再生装置のサンプルクロック生成
回路は、以上のように構成されているので、例えば分周
比の切換えが頻繁に生じる場合には、１フィールド期間
内で生じる実際のサンプルクロックの周波数と、所望の
標本化周波数との誤差がフィールド毎に累積され、ＰＣ
Ｍオーディオ信号を出力するメモリやＦＩＦＯのジッタ
吸収能力を越えてしまう可能性がある。[Problems to be Solved by the Invention] Since the sample clock generation circuit of the conventional digital signal reproducing device is configured as described above, for example, when switching of the frequency division ratio occurs frequently, The error between the actual sample clock frequency and the desired sampling frequency that occurs in the PC is accumulated field by field.
There is a possibility that the jitter absorption capacity of the memory or FIFO that outputs the M audio signal will be exceeded.

この問題点の対策として、サンプル数の過不足が発生し
たときに、フィールドのつなぎ目で、サンプルの間引き
や補間を行なうことが考えられるが、この対策では音質
が劣化するという問題点が生じる。As a countermeasure to this problem, it is possible to thin out or interpolate samples at the joints of fields when an excess or deficiency in the number of samples occurs, but this countermeasure causes the problem that the sound quality deteriorates.

この発明は上記のような問題点を解消するためになされ
たもので、映像信号のフィールド周波数と非同期の標本
化周波数を有するＰＣＭオーディオ信号を再生する際、
音質の劣化を生じさせずに良好な再生を行なうことので
きるディジタル信号再生装置を得ることを目的とする。This invention was made to solve the above problems, and when reproducing a PCM audio signal having a sampling frequency that is asynchronous with the field frequency of the video signal,
It is an object of the present invention to provide a digital signal reproducing device capable of performing good reproduction without causing deterioration in sound quality.

［課題を解決するための千段］ この発明によるディジタル信号再生装置のサンプルクロ
ック生成回路は、所定の周期ごとに、ＰＬＬ回路から出
力されるサンプルクロックにしたがって、データサンプ
ルを出力した場合のサンプル数の再生されたサンプル数
情報に対する偏差を求め、このサンプル数偏差に応じて
、サンプル数情報の値を修正する手段と、この修正され
たサンプル数によって上記ＰＬＬ回路から出力されるサ
ンプルクロックの周波数を上記サンプル数偏差が零とな
るように当該ＰＬＬ回路の分周回路の分周比を設定する
手段とを備えたものである。[A Thousand Steps to Solve the Problem] The sample clock generation circuit of the digital signal reproducing device according to the present invention calculates the number of samples when outputting data samples in accordance with the sample clock output from the PLL circuit at each predetermined period. means for determining the deviation from the reproduced sample number information, and correcting the value of the sample number information according to the sample number deviation, and adjusting the frequency of the sample clock output from the PLL circuit according to the corrected sample number. and means for setting a frequency dividing ratio of a frequency dividing circuit of the PLL circuit so that the sample number deviation becomes zero.

［作用コ この発明におけるサンプルクロック生成回路は、サンプ
ル数修正手段において検出したサンプル数偏差が零とな
るようにＰＬＬ回路の分周回路の分周比を設定する。こ
れにより、ＰＬＬ回路から出力されるサンプルクロック
の周波数を、各周期ごとに再生されるデータサンプル数
に対応した周波数とすることができる。[Operation] The sample clock generation circuit in this invention sets the frequency division ratio of the frequency division circuit of the PLL circuit so that the sample number deviation detected by the sample number correction means becomes zero. Thereby, the frequency of the sample clock output from the PLL circuit can be set to a frequency corresponding to the number of data samples reproduced in each cycle.

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの実施例のディジタル信号再生装置におけるサン
プルクロック生成回路（５９）の構成を示すブロック回
路図である。図において、（１）はサンプル数修正回路
で、入力端子（１０４）から人力されたサンプル数情報
Ｎｓを後述するように、１フィールド期間内に再生すべ
きサンプル数の値に修正して出力する。（２）はオーバ
ーフロー／アンダーフロー検出回路で、サンプル数修正
回路（１）から出力される修正サンプル数が所定範囲外
にあることを検出する。（３）はリセット信号生成回路
で、オーバーフロー／アンダーフロー検出回路（２）の
出力を受け、オーバーフローまたはアンダーフローの状
態のときに、サンプル数修正回路（１）から出力される
修正サンプル数をサンプル数情報の値Ｎｓにリセットす
るための制御信号を生成する。（４）はカウンタ、（５
）は一致検出回路で、サンプル数修正回路（１）の出力
によってその分周比が決定されるｌ／（８００±α）分
周回路（６）を構成する。（７）はｌ／５１２分周回路
である。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. 1st
The figure is a block circuit diagram showing the configuration of the sample clock generation circuit (59) in the digital signal reproducing apparatus of this embodiment. In the figure, (1) is a sample number correction circuit, which corrects the sample number information Ns manually entered from the input terminal (104) to the value of the number of samples to be reproduced within one field period and outputs it, as will be described later. . (2) is an overflow/underflow detection circuit that detects that the corrected sample number output from the sample number correction circuit (1) is outside a predetermined range. (3) is a reset signal generation circuit that receives the output of the overflow/underflow detection circuit (2) and samples the corrected sample number output from the sample number correction circuit (1) when an overflow or underflow condition occurs. A control signal for resetting the numerical information to the value Ns is generated. (4) is a counter, (5
) is a coincidence detection circuit, which constitutes a l/(800±α) frequency division circuit (6) whose frequency division ratio is determined by the output of the sample number correction circuit (1). (7) is a l/512 frequency dividing circuit.

なお、この実施例では、標本化周波数Ｆｓは４　８　Ｋ
　ｔ＋　ｚで、Ｖ　Ｃ　Ｏ　（１０８）の中心発振周波
数は標本化周波数Ｆｓの５１２倍、すなわち２４．５７
６ＭＨｚに設定されており、また、フィールド周波数Ｆ
ｆは６０Ｈｚである。この場合においても記録時には、
例えばディジタルインターフェースから与えられる標本
化周波数Ｆｓが、周波数、位相ともにフィールド周波数
Ｆｆに同期していることは考えられないので、１フィー
ルド期間内に記録されるＰＣＭオーディオサンプル数は
１チャンネル当たり８００±βであり、そのサンプル数
情報Ｎｓが同時に記録される。Note that in this example, the sampling frequency Fs is 4 8 K
At t+z, the center oscillation frequency of V CO (108) is 512 times the sampling frequency Fs, or 24.57
It is set to 6MHz, and the field frequency F
f is 60Hz. Even in this case, when recording,
For example, it is unlikely that the sampling frequency Fs given from the digital interface is synchronized with the field frequency Ff in both frequency and phase, so the number of PCM audio samples recorded within one field period is 800 ± β per channel. , and its sample number information Ns is recorded at the same time.

再生時に、人力端子（１０４）へ供給されたこのサンプ
ル数情報Ｎｓは、サンプル数修正回路（１）に入力され
る。このサンプル数修正回路（１）は、フイールト期間
ごとにサンプル数情報Ｎｓの値を、ＰＬＬ回路（１２０
）から出力ざれるサンプルクロックの周波数状態に合わ
せて修正して出力する。すなわち、例えばＮｓ−８００
と与えられたとき、Ｖ　Ｃ　Ｏ　（１０８）の発振周波
数が２４．５７５ＭＨｚであるならばこれを１７５１２
分周回路（７）にて分周した標本化周波数Ｆｓは４８．
ＯＯＯＫＨＺとなり、ＰＣＭオーディオデータを過不足
なく出力することができるか、Ｖ　Ｃ　Ｏ　（１０８）
の発振周波数が２４．５７６ＭＨＺより低いとき、例え
ば２４．５５０４　ＭＨｚのときにはＦｓ＝４７．９５
ＫＨｚとなり、このサンプルクロックによってＰＣＭオ
ーディオデータを出力しようとすると、１フィールド期
間内では８００個のオーディオサンプルを出力できなく
なる。During playback, this sample number information Ns supplied to the manual terminal (104) is input to the sample number correction circuit (1). This sample number correction circuit (1) changes the value of the sample number information Ns to the PLL circuit (120
) is corrected and output according to the frequency state of the sample clock output from. That is, for example, Ns-800
If the oscillation frequency of V C O (108) is 24.575 MHz, then convert this to 17512 MHz.
The sampling frequency Fs divided by the frequency dividing circuit (7) is 48.
OOOKHZ and can output PCM audio data without too much or too little V CO (108)
When the oscillation frequency of is lower than 24.576 MHz, for example 24.5504 MHz, Fs=47.95
KHz, and if you try to output PCM audio data using this sample clock, you will not be able to output 800 audio samples within one field period.

そこで、サンプル数修正回路（１）では、フィールド期
間毎にこのサンプル数偏差を検出し、このサンプル数偏
差を次フィールド期間のＮｓに加算（または減算）して
修正サンプル数を生成する。Therefore, the sample number correction circuit (1) detects this sample number deviation for each field period, and adds (or subtracts) this sample number deviation to Ns of the next field period to generate a corrected sample number.

上述の例では、１フィールドの終了時点で約１サンプル
の偏差が生じているので、次フィールドで４ｆ（Ｎｓ＋
１）を修正サンプル数とする。In the above example, there is a deviation of about 1 sample at the end of one field, so in the next field 4f(Ns+
1) is the number of corrected samples.

逆に、ＰＬＬ回路（１２０）から出力されるサンプルク
ロックの周波数が高すぎる場合には、例えば次フィール
ドでは（Ｎｓ−１）を修正サンプル数とする。この修正
サンプル数は、一致検出回路（５）の一方の入力に与え
られているので、この修正サンプル数が分周回路（６）
の分周比を決定することになる。分周回路（６）の出力
は、位相比較回路（１０６）の一方の入力に供給され、
他方の入力には垂直同期信号（　６０ＨＺ）が与えられ
ており、位相誤差信号はＬ　Ｐ　Ｆ　（１０７）を介し
てＶ　Ｃ　Ｏ　（１０８）に入力され、垂直同期信号Ｖ
Ｄに同期したクロツクを発生する。このクロツクは１／
５１２分周回路（７）にて分周されて再生用のサンプル
クロックが生成される。Conversely, if the frequency of the sample clock output from the PLL circuit (120) is too high, the number of modified samples is set to (Ns-1) in the next field, for example. This corrected sample number is given to one input of the coincidence detection circuit (5), so this corrected sample number is sent to the frequency dividing circuit (6).
The frequency division ratio will be determined. The output of the frequency dividing circuit (6) is supplied to one input of the phase comparison circuit (106),
A vertical synchronizing signal (60Hz) is given to the other input, and a phase error signal is input to VCO (108) via LPF (107), and the vertical synchronizing signal V
Generates a clock synchronized with D. This clock is 1/
The frequency is divided by a 512 frequency divider circuit (7) to generate a sample clock for reproduction.

なお、初期電源投入時等においては、ＶＣＯ（１０８）
の出力クロツクの周波数が、所望の周波数からかなりず
れていることも予憇されるので、そのときの初期化のた
めにオーバーフロー／アンダーフロー検出回路（２）と
リセット信号生成回路（３）とが設けられており、例え
ば、オーバーフロー／アンダーフロー検出回路（２）で
は±８サンプル以上の偏差を検出し、リセット信号生成
回路（３）はその場合に偏差をリセットしてサンプル数
修正回路（１）から出力される修正サンプル数が入力端
子（１０４）から入力されたサンプル数情報Ｎｓとなる
ように制御する。Note that when the power is initially turned on, the VCO (108)
Since it is foreseeable that the frequency of the output clock of the circuit deviates considerably from the desired frequency, the overflow/underflow detection circuit (2) and the reset signal generation circuit (3) are required for initialization in such a case. For example, if the overflow/underflow detection circuit (2) detects a deviation of ±8 samples or more, the reset signal generation circuit (3) resets the deviation in that case and outputs the sample number correction circuit (1). Control is performed so that the corrected sample number output from the input terminal (104) becomes the sample number information Ns input from the input terminal (104).

次に、上述のサンプルクロック生戊回路を用いたディジ
タル信号再生装置の一実施例を第２図について説明する
。Next, an embodiment of a digital signal reproducing apparatus using the above-mentioned sample clock generating circuit will be described with reference to FIG.

第２図は映像信号とＰＣＭオーディオ信号をそれぞれト
ラックの別領域に記録し、かつ、ごく近傍に設けた２つ
のヘッドが同時に磁気テープを走査して隣接する２木の
トラックを形成するようにして記録を行なった磁気テー
プから再生するための装置を示したもので、オーディオ
信号は４チャンネルとしている。図において、回転ドラ
ム（２１）上に設けた２　！１１のヘッド（２２ａ）　
，　　（２２ｂ）および（２３ａ）　，　　（２３ｂ）
が磁気テープ（２４）を走査してトラック上の信号を読
み取る。ここで（２５）はドラムの回転方向、（２６）
は磁気テープ（２４）の走行方向を示す。In Figure 2, the video signal and the PCM audio signal are recorded in separate areas of the track, and two heads installed very close to each other simultaneously scan the magnetic tape to form two adjacent tracks. This figure shows a device for playing back from recorded magnetic tape, and the audio signal has four channels. In the figure, 2! is provided on the rotating drum (21). 11 heads (22a)
, (22b) and (23a) , (23b)
scans the magnetic tape (24) and reads the signals on the tracks. Here, (25) is the rotation direction of the drum, (26)
indicates the running direction of the magnetic tape (24).

２組のヘッドによって読み取られた信号は、それぞれ、
再生アンプ（２７）および（２８）と、映像信号処理回
路（２９）へ送り込まれる。映像信号は映像信号処理回
路（２９）で処理されて端子（３０）より出力される。The signals read by the two sets of heads are
The signals are sent to reproduction amplifiers (27) and (28) and a video signal processing circuit (29). The video signal is processed by a video signal processing circuit (29) and output from a terminal (30).

他方、ＰＣＭオーディオ領域の再生信号は、再生アンプ
（２７）および（２８）で増幅された後、波形等化回路
（３１）．　（３２）にて周波数等化がなされる。同期
検出回路（：ｌ３），　　（３４）においては、再生デ
ィジタル信号からＰＬＬ回路等によって再生クロックが
抽出されるとともに、ブロック毎に付加されている同期
信号が検出されてブロックの位置が認識される。その後
、復調回路（３５）．　（３Ｂ）にて変調時と逆の操作
が施されて元のディジタル信号列に戻され、データバス
（３７）を介してメモリ（３８）に書き込まれる。一旦
メモリ（３８）に蓄えられたデータは次にデータバス（
３７）を介して誤り検出・訂正回路（３９）に人力され
、誤り訂正および誤り検出符号を用いてオーディオデー
タに生じた誤りが検出され、また、誤りの位置とその値
が演算によって求められ、修正された値がデータバス（
３７）を介してメモリ（３８）の所定領域に再度書き込
まれることによって訂正が施される。On the other hand, the reproduction signal of the PCM audio region is amplified by reproduction amplifiers (27) and (28), and then sent to a waveform equalization circuit (31). Frequency equalization is performed in (32). In the synchronization detection circuit (:l3), (34), a reproduced clock is extracted from the reproduced digital signal by a PLL circuit, etc., and a synchronization signal added to each block is detected to recognize the position of the block. . After that, the demodulation circuit (35). At (3B), the reverse operation of the modulation is performed to restore the original digital signal string, which is written into the memory (38) via the data bus (37). The data once stored in the memory (38) is then transferred to the data bus (
37) to the error detection/correction circuit (39), errors occurring in the audio data are detected using error correction and error detection codes, and the position of the error and its value are calculated by calculation. The modified value is transferred to the data bus (
The correction is made by rewriting the data to a predetermined area of the memory (38) via the memory (37).

また、メモリ（３８）には、音声データや誤り訂正符号
を記憶する部分に併設された誤り検出結果および訂正結
果を示すフラグ情報を記憶する部分が設けられており、
この部分に゛、誤りは検出されたが、訂正できなかった
音声データに対応したフラグが書き込まれる。Further, the memory (38) is provided with a section that stores flag information indicating error detection results and correction results, which is attached to a section that stores audio data and error correction codes.
In this part, a flag corresponding to audio data for which an error was detected but could not be corrected is written.

訂正処理の完了した音声データは、次に時間軸伸長しな
がらメモリ（３８）から読出され、補正回路（４０＞，
　　（４１）に入力される。このとき、同時に音声デー
タに対応したフラグもメモリ（３８）から読出されて補
正回路（４０），　（４１）に供給される。The audio data for which the correction process has been completed is then read out from the memory (38) while expanding the time axis, and sent to the correction circuit (40>,
(41) is input. At this time, a flag corresponding to the audio data is also read out from the memory (38) and supplied to the correction circuits (40) and (41).

補正回路（４０），　　（４１）は、誤りは検出された
が、訂正できなかったデータをフラグによって識別し、
再生時に異音として聞こえるのを極力避けるための補正
処理を施す。一般的に、あるチャンネルにおいて、連続
したサンプルが誤まりであるときには、直前の正しい値
じ置換する前値ホールド、前後の値が正しいときにはそ
の平均値を計算して置換する平均値補正処理が施される
。The correction circuits (40) and (41) use flags to identify data in which an error has been detected but which cannot be corrected.
Performs correction processing to avoid hearing abnormal noise as much as possible during playback. In general, when consecutive samples in a channel are erroneous, the previous value is held and replaced with the previous correct value, and when the previous and subsequent values are correct, the average value is calculated and replaced with the average value correction process. be done.

補正された音声データが、Ｄ／Ａ変換器（４２），（４
３）にてアナログ信号に変換され、チャンネル分離回路
（４４），　　（４５）にて、それぞれ２チャンネル分
離され、Ｌ　Ｐ　Ｆ　（４６），　　（４７），　　（
４ｆｌ），　　（４９１によって高域の雑音戊分が遮断
された後、各チャンネルのオーディオ出力端子（５０）
　，　　（５１）　，　　（５２）　，　　（５３）か
ら出力される。The corrected audio data is sent to the D/A converters (42) and (4).
3), is converted into an analog signal, and is separated into two channels by channel separation circuits (44) and (45), respectively, L P F (46), (47), (
4fl), (After high-frequency noise is blocked by 491, the audio output terminal (50) of each channel
, (51), (52), (53).

上述のメモリ（３８）へのデータの読み書きは、書き込
みアドレス生成回路（５４）、訂正アドレス生成回路（
５５）および読み出しアドレス生成回路（５６）の３系
統のアドレスを、アドレス切換え回路（５７）にて選択
したアドレスにしたがって行なわれる。書き込みアドレ
ス生成回路（５４）は、同期信号検出回路（３３）およ
び（３４）にて再生信号から抽出した再生クロックを基
準にしてデータの書込みアドレスを生成し、また読み出
しアドレス生成回路（５６）は、第１図に示したサンプ
ルクロック生成回路（５９）で生成したクロツクを基準
にしてデータの読み出しアドレスを生成する。サンプル
クロック生成回路（５９）に対しては、サンプル数情報
抽出回路（５８）によってデータパス（３７）を介して
抽出されたサンプル数情報が供給される。さらに、タイ
ミング生成回路（６０）は、全体のタイミングを制御す
るための各種のクロツクを発生するものである。Reading and writing data to the memory (38) described above is performed by the write address generation circuit (54) and the correction address generation circuit (54).
55) and a read address generation circuit (56) according to the address selected by the address switching circuit (57). The write address generation circuit (54) generates a data write address based on the reproduced clock extracted from the reproduced signal by the synchronization signal detection circuits (33) and (34), and the read address generation circuit (56) generates a data write address. , a data read address is generated based on the clock generated by the sample clock generation circuit (59) shown in FIG. The sample number information extracted by the sample number information extraction circuit (58) via the data path (37) is supplied to the sample clock generation circuit (59). Furthermore, the timing generation circuit (60) generates various clocks for controlling the overall timing.

このように、この実施例では、サンプルクロック生成回
路（５９）で生成したサンプルクロックによってメモリ
（３８）からデータを読み出すことによりサンプル数の
過不足のない再生を行なうことができる。In this manner, in this embodiment, by reading data from the memory (38) using the sample clock generated by the sample clock generation circuit (59), reproduction without excess or deficiency in the number of samples can be performed.

なお、上記実施例では、ＰＣＭオーディオ信号および映
像信号の記録再生については説明を省略したが、トラッ
ク上で領域分割して記録再生する方式、深層記録または
周波数多重記録方式等の記録再生方式にも同様に適用す
ることができる。Note that in the above embodiments, explanations regarding the recording and reproduction of PCM audio signals and video signals have been omitted, but recording and reproduction methods such as a method of recording and reproducing by dividing areas on a track, a deep recording method, a frequency multiplexing recording method, etc. The same can be applied.

また、映像信号は、アナログ記録、ディジタル記録のい
ずれで記録したものでもよく、さらに上記実施例で用い
た各クロツクの周波数等は適当に選定することができ、
ＰＬＬ回路の分周回路の分周比は、この周波数に適合す
る分周比を用いればよい。Further, the video signal may be recorded by either analog recording or digital recording, and the frequency etc. of each clock used in the above embodiments can be appropriately selected.
A frequency division ratio suitable for this frequency may be used as the frequency division ratio of the frequency division circuit of the PLL circuit.

［発明の効果］ 以上のように、この発明によれば、ディジタル信号を再
生するのに用いるサンプルクロックを生戊するときに、
所定期間ごとに再生されたサンプル数情報と、ＰＬＬ回
路で生成されたサンプルクロックによって得られるサン
プル数との（ｍ差を求め、このサンプル数偏差が零とな
るように当該修正サンプル数情報でＰＬＬ回路の分周回
路の分周比を設定する構成としたので、音質劣化のない
良好な非同期再生が行なえるディジタル信号再生装置が
得られる効果がある。[Effects of the Invention] As described above, according to the present invention, when generating a sample clock used to reproduce a digital signal,
Find the difference (m) between the sample number information reproduced every predetermined period and the sample number obtained by the sample clock generated by the PLL circuit, and run the PLL with the corrected sample number information so that this sample number deviation becomes zero. Since the frequency dividing ratio of the frequency dividing circuit of the circuit is set, it is possible to obtain a digital signal reproducing apparatus that can perform good asynchronous reproduction without deteriorating sound quality.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例の要部であるサンプルクロ
ック生成回路のブロック回路図、第２図はこのサンプル
クロック生成回路を備えたディジタル信号再生装置の一
実施例を示すブロック回路図、第３図は従来のサンプル
クロック生成回路を示すブロック回路構成図である。 （１）・・・サンプル数修正回路、（６）・・・１／（
８００±α）分周回路、（７）・・・１７５１２分周回
路、（５９）・・・サンプルクロック生成回路、（．１
０６）・・・位相比較回路、（１０７）・・・ローパス
フィルタ（ＬＰＦ）（１０８）・・・電圧制御型発振器
ＶＣＯ、（１２０）・・・ＰＬＬ回路。 なお、図中、同一符号は同一または相当部分を示す。FIG. 1 is a block circuit diagram of a sample clock generation circuit which is a main part of an embodiment of the present invention, and FIG. 2 is a block circuit diagram showing an embodiment of a digital signal reproducing device equipped with this sample clock generation circuit. FIG. 3 is a block circuit diagram showing a conventional sample clock generation circuit. (1)... Sample number correction circuit, (6)...1/(
800±α) frequency divider circuit, (7)...17512 frequency divider circuit, (59)...sample clock generation circuit, (.1
06)...Phase comparison circuit, (107)...Low pass filter (LPF) (108)...Voltage controlled oscillator VCO, (120)...PLL circuit. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] （１）所定の周期内データサンプル数を示す識別情報が
上記データサンプルとともに記録されているディジタル
信号を再生する装置であつて、位相比較回路、ローパス
フィルタ、電圧制御型発振器および分周回路とから成り
、上記ディジタル信号再生用のサンプルクロックを生成
するＰＬＬ回路と、上記所定周期ごとに、その周期内の
データサンプル数を示す識別情報と上記ＰＬＬ回路から
出力されるサンプルクロックによつてデータサンプルを
出力したときのサンプル数との偏差を求め、このサンプ
ル数偏差に応じて上記識別情報のデータサンプル数を修
正するサンプル数修正手段と、この修正されたサンプル
数によつて上記ＰＬＬ回路から出力されるサンプルクロ
ックの周波数が記録時と同一となるように当該ＰＬＬ回
路の分周回路の分周比を設定する手段とを備えたことを
特徴とするディジタル信号再生装置。(1) A device for reproducing a digital signal in which identification information indicating the number of data samples within a predetermined cycle is recorded together with the data samples, which includes a phase comparator circuit, a low-pass filter, a voltage-controlled oscillator, and a frequency dividing circuit. The PLL circuit generates the sample clock for reproducing the digital signal, and the data samples are generated at each predetermined period using identification information indicating the number of data samples within the period and the sample clock output from the PLL circuit. sample number correction means for determining the deviation from the number of samples when output and correcting the number of data samples of the identification information according to the sample number deviation; A digital signal reproducing apparatus comprising means for setting a frequency dividing ratio of a frequency dividing circuit of the PLL circuit so that the frequency of the sample clock used during recording is the same as that during recording.